一种基于FPGA的数据处理方法、装置及系统制造方法及图纸

本发明专利技术公开了一种基于FPGA的数据处理方法、装置及系统，包括接收多个输入，并采用超前进位计算方法并行计算出每个输入的选择路径结果；对各个选择路径结果进行判断分析，并得出计算结果。可见，本发明专利技术实施例采用超前进位计算方法同时对多个输入进行并行计算，计算出每个输入对应的选择路径结果，再通过对各个选择路径结果进行判断分析后得出计算结果，以完成匹配有效位置的计算。本发明专利技术在使用过程中大大缩短了计算过程中的时间延迟，提高了数据处理的速度和系统性能。

【技术实现步骤摘要】
一种基于FPGA的数据处理方法、装置及系统
本专利技术实施例涉及数据处理
，特别是涉及一种基于FPGA的数据处理方法。本专利技术实施例还涉及一种基于FPGA的数据处理装置及系统。
技术介绍
当前，LZ77压缩是常用的一种压缩方法，为了提高对数据压缩的效率，采用FPGA(FieldProgramableGateArray，现场可编程与门阵列)的OpenCL(OpenComputingLanguage，开放运算语言)实现LZ77压缩，并且在基于FPGA的OpenCL实现LZ77压缩的过程中，匹配有效位置的计算是一个关键过程，该过程直接影响到整个系统的压缩性能。现有技术中，在对多个输入进行匹配有效位置计算时采用的是串行计算的方式(如图1所示，图1为现有技术中所提供的串行计算函数模型)，每一级的两个或多个输入经计算后将其计算结果用于下一级的运算，一级执行完以后将其计算结果输入至下一级，并进行下一级的计算，直至串行计算结束。因为最终的匹配有效位置的结果需要在完成所有级运算后才能得到，所以在FPGA实现的过程中造成时钟频率下降，降低了数据处理的速度，影响了整个系统的性能。综上所述可以看出，如何提供一种解决上述技术问题的基于FPGA的数据处理方法、装置及系统是目前有待解决的问题。
技术实现思路
本专利技术实施例的目的是提供一种基于FPGA的数据处理方法，在使用过程中大大缩短了计算过程中的时间延迟，提高了数据处理的速度和系统性能。为解决上述技术问题，本专利技术实施例提供了一种基于FPGA的数据处理方法，包括：接收多个输入，并采用超前进位计算方法并行计算出每个输入的选择路径结果；对各个所述选择路径结果进行判断分析，并得出计算结果。可选的，采用超前进位计算方法计算出每个输入的选择路径结果的过程具体为：将每个输入均分别与位于其后面的各个输入做布尔函数运算，得到多个相应的运算结果；依据各个所述运算结果得到与每个输入相应的选择路径结果。可选的，所述对各个选择路径结果进行判断分析，并得出计算结果的过程具体为：依据各个选择路径结果得出相应的布尔序列；将所述布尔序列作为输出的判断条件，并依据所述布尔序列得出计算结果。可选的，所述布尔函数运算为比较运算；所述将每个输入均分别与位于其后面的各个输入做布尔函数运算，得到多个相应的运算结果的过程为：将每个输入均分别与位于其后面的各个输入做比较运算，得到多个相应的运算结果。为解决上述技术问题，本专利技术实施例提供了一种基于FPGA的数据处理装置，包括：计算模块，用于接收多个输入，并采用超前进位计算方法并行计算出每个输入的选择路径结果；判断分析模块，用于对各个所述选择路径结果进行判断分析，并得出计算结果。可选的，所述计算模块，包括：布尔函数计算单元，用于将每个输入均分别与位于其后面的各个输入做布尔函数运算，得到多个相应的运算结果；选择路径计算单元，用于依据各个所述运算结果得到与每个输入相应的选择路径结果。可选的，所述判断分析模块，包括：布尔序列计算单元，用于依据各个选择路径结果得出相应的布尔序列；分析判断单元，用于将所述布尔序列作为输出的判断条件，并依据所述布尔序列得出计算结果。可选的，所述布尔函数计算单元包括比较运算单元，用于将每个输入均分别与位于其后面的各个输入做比较运算，得到多个相应的运算结果。为解决上述技术问题，本专利技术实施例提供了一种基于FPGA的数据处理系统，包括如上述所述的基于FPGA的数据处理装置。本专利技术实施例提供了一种基于FPGA的数据处理方法、装置及系统，包括：接收多个输入，并采用超前进位计算方法并行计算出每个输入的选择路径结果；对各个选择路径结果进行判断分析，并得出计算结果。可见，本专利技术实施例采用超前进位计算方法同时对多个输入进行并行计算，计算出每个输入对应的选择路径结果，再通过对各个选择路径结果进行判断分析后得出计算结果，以完成匹配有效位置的计算。本专利技术在使用过程中大大缩短了计算过程中的时间延迟，提高了数据处理的速度和系统性能。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有技术中所提供的一种串行计算函数模型；图2为本专利技术实施例提供的一种基于FPGA的数据处理方法的流程示意图；图3为本专利技术实施例提供的一种并行计算的函数模型；图4为本专利技术实施例提供的一种基于FPGA的数据处理装置的结构示意图。具体实施方式本专利技术实施例提供了一种基于FPGA的数据处理方法，在使用过程中大大缩短了计算过程中的时间延迟，提高了数据处理的速度和系统性能。为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参照图2，图2为本专利技术实施例提供的一种基于FPGA的数据处理方法的流程示意图。该方法包括：S11：接收多个输入，并采用超前进位计算方法并行计算出每个输入的选择路径结果；S12：对各个选择路径结果进行判断分析，并得出计算结果。具体的，本专利技术实施例对于接收的多个输入，可以同时对其进行并行计算，采用超前进位计算方法可以并行处理多个输入，并得到每个输入的选择路径结果，然后依据各个输入的选择路径结果得出最终的计算结果。在实际应用中对于多级选择器采用超前计算方法计算出每个输入的选择路径结果，即超前计算完成各个输入的选择路径结果，然后通过多级选择器输出最终的计算结果。具体请参照图3，图3为本专利技术实施例提供的一种并行计算的函数模型，在实际应用中可以将现有技术中串行的电路结构转化为与本专利技术实施例对应的并行计算的电路结构，以实现对多个输入的并行计算，提高计算速度，并在一定程度上提升系统的性能。本专利技术实施例提供了一种基于FPGA的数据处理方法、装置及系统，包括：接收多个输入，并采用超前进位计算方法并行计算出每个输入的选择路径结果；对各个选择路径结果进行判断分析，并得出计算结果。可见，本专利技术实施例采用超前进位计算方法同时对多个输入进行并行计算，计算出每个输入对应的选择路径结果，再通过对各个选择路径结果进行判断分析后得出计算结果，以完成匹配有效位置的计算。本专利技术在使用过程中大大缩短了计算过程中的时间延迟，提高了数据处理的速度和系统性能。本专利技术实施例公开了一种基于FPGA的数据处理方法，相对于上一实施例，本实施例对技术方案做了进一步的说明和优化。具体的：在上一实施例S11中，采用超前进位计算方法计算出每个输入的选择路径结果的过程具体可以包括下面的S110和S111：S110：将每个输入均分别与位于其后面的各个输入做布尔函数运算，得到多个相应的运算结果；S111：依据各个运算结果得到与每个输入相应的选择路径结果。需要说明的是，在实际应用中，多个输入并行计算时，采用一个选择器即可，每一级的功能可以分解为两个部分，第一部分是选择器，第二部分是决定选择器开关状态的布尔函数运算，布尔函本文档来自技高网...

【技术保护点】
一种基于FPGA的数据处理方法，其特征在于，包括：接收多个输入，并采用超前进位计算方法并行计算出每个输入的选择路径结果；对各个所述选择路径结果进行判断分析，并得出计算结果。

【技术特征摘要】
1.一种基于FPGA的数据处理方法，其特征在于，包括：接收多个输入，并采用超前进位计算方法并行计算出每个输入的选择路径结果；对各个所述选择路径结果进行判断分析，并得出计算结果。2.根据权利要求1所述的基于FPGA的数据处理方法，其特征在于，采用超前进位计算方法计算出每个输入的选择路径结果的过程具体为：将每个输入均分别与位于其后面的各个输入做布尔函数运算，得到多个相应的运算结果；依据各个所述运算结果得到与每个输入相应的选择路径结果。3.根据权利要求2所述的基于FPGA的数据处理方法，其特征在于，所述对各个选择路径结果进行判断分析，并得出计算结果的过程具体为：依据各个选择路径结果得出相应的布尔序列；将所述布尔序列作为输出的判断条件，并依据所述布尔序列得出计算结果。4.根据权利要求2或3所述的基于FPGA的数据处理方法，其特征在于，所述布尔函数运算为比较运算；所述将每个输入均分别与位于其后面的各个输入做布尔函数运算，得到多个相应的运算结果的过程为：将每个输入均分别与位于其后面的各个输入做比较运算，得到多个相应的运算结果。5.一种基于FPGA的数据处理装...

【专利技术属性】
技术研发人员：郭跃超，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41