将强制电压施加到禁用的降压转换器功率级的开关节点制造技术

可以通过扩展能够在禁用(非开关)状态下承受的最大输入电压来增强降压功率级的可靠性。在器件认证/测试期间，禁用状态下的功率管理单元(PMU)可以使其输入节点受到大于可靠性所允许的最大输入电压(Vmax)。在这种情况下，可以将强制电压(Vforce)选择性地施加到禁用状态下的PMU开关节点。对于给定的输入电压(VIN)，这将跨越功率级的非开关晶体管的电压(以及因此产生的应力)降低到低于Vmax。在某些实施例中，施加到开关节点的Vforce具有固定的幅度。在其他实施例中，施加到开关节点的Vforce具有随输入电压变化的幅度。实施例可以特别适合于实现对片上系统(SoC)的功率管理。

The forcing voltage is applied to the switching node of the disabled buck converter power level

The reliability of the buck power stage can be enhanced by expanding the maximum input voltage that can be held in a disabled (non switched) state. During device authentication / testing, the power management unit (PMU) in the disabled state can cause its input node to be subjected to greater than the maximum allowable input voltage (Vmax) allowed by reliability. In this case, the forcing voltage (Vforce) can be selectively applied to the PMU switch node in the disabled state. For a given input voltage (VIN), this voltage across the power stage of the non switching transistor (and hence the resulting stress) is reduced to less than Vmax. In some embodiments, the Vforce applied to the switching node has a fixed amplitude. In other embodiments, the Vforce applied to the switching node has an amplitude varying with the input voltage. Embodiments can be particularly suited for implementing power management over an on-chip system (SoC).

【技术实现步骤摘要】
【国外来华专利技术】将强制电压施加到禁用的降压转换器功率级的开关节点本申请要求于2015年1月29日提交的美国申请No.14/609,203的优先权，其全部内容通过引用整体并入本文以用于所有目的。
技术介绍
本公开涉及片上功率管理，特别是涉及通过向开关节点施加强制电压(forcevoltage)来改善禁用状态下的降压转换器功率级的可靠性。除非另有说明，否则本部分中描述的方法不能通过纳入本部分而被认为是现有技术。对于片上系统(SOC)器件，使用相同技术节点制造的晶体管可以具有功率管理和数据处理的作用。在这方面，SOCPMU(功率管理单元)在深度缩放的技术节点(例如，28nm)提出了设计挑战。例如，从功率管理的角度来看，由于与电池的接口，PMU可以经历相对高的输入电压VIN(例如，V≤4.5V)。然而，从数据管理的角度来看，晶体管可以承受的最大电压(Vmax)可以相对较低(例如，对于28nm的1.8VI/O器件，Vmax＝2.0-2.5V)。对于给定的技术节点，可以通过考虑晶体管可靠性来施加该低的Vmax约束：例如，时间相关的介质击穿(TDDB)；热载流子注入(HCI)；以及负偏压温度不稳定性(NBTI)。该问题可能为设计常规降压开关转换器功率级提供了挑战。考虑例如包括PFET/NFET对的常规降压PMU。在禁用(非开关)状态下，开关节点处的电压VX通常经由负载放电至接近GND的值，将PFET暴露于等于输入电压VIN的|VGD|(栅极到漏极电压)。当该VIN超过可靠性目的允许的最大电压(Vmax)时，PFET的|VGD|也是如此的。因此，当VIN>Vmax时，可能会损害PMOS的可靠性。该问题可以通过在功率级中使用多个堆叠的器件、并且生成相关联的轨来驱动和/或偏置它们来解决。对于这种n堆叠的功率级，理论最大允许的VIN为n*Vmax。然而，在内部测试/认证过程期间，当PMU器件处于禁用(非开关)状态时，VIN可被提高到接近甚至超过n*Vmax可靠性极限的值。因此，当处于禁用状态时，常规的降压功率级将经历这种提高的VIN(高于正常操作期间遇到的VIN)。因此，需要(例如，在涉及高于Vmax的VIN的测试/认证期间)确保降压开关转换器功率级的晶体管不被施加超出其在禁用状态下的可靠性极限的应力。
技术实现思路
降压功率级的可靠性可以通过扩展在禁用(非开关)状态下能够承受的最大输入电压来增强。在器件认证/测试期间，禁用状态下的功率管理单元(PMU)可以使其输入节点受到大于可靠性允许的最大输入电压(Vmax)。在这种情况下，根据实施例，可以将强制电压(Vforce)选择性地施加到禁用状态下的PMU开关节点。对于给定的输入电压(VIN)，这将跨越功率级的非开关晶体管的电压(以及因此产生的应力)降低到低于Vmax。在某些实施例中，施加到开关节点的Vforce具有固定的幅度。在其他实施例中，施加到开关节点的Vforce具有随输入电压而变化的幅度。实施例可以特别适合于实现对片上系统(SoC)器件的功率管理。根据一个实施例，一种装置包括设置在高电压节点和低电压节点之间的降压功率级。降压功率级还包括与负载通信的开关节点。电压缓冲器被配置为响应于指示非开关状态下的降压功率级的输入信号来向开关节点施加强制电压。片上系统(SOC)的一个实施例包括根据技术节点制造的数据处理晶体管。降压功率级包括设置在高电压节点和低电压节点之间的、根据该技术节点制造的PMOS晶体管和根据该技术节点制造的NMOS晶体管。降压功率级还包括与负载通信的开关节点。根据该技术节点制造电压缓冲器，并且电压缓冲器被配置为响应于指示非开关状态下的降压功率级的输入信号而向开关节点施加强制电压。根据一个实施例的方法包括提供设置在高电压节点和低电压节点之间的降压功率级，降压功率级还包括与负载通信的开关节点。电压缓冲器被配置为响应于指示非开关状态下的降压功率级的输入信号而向开关节点施加强制电压。在一些实施例中，电压缓冲器被配置为施加恒定值的强制电压。在特定实施例中，高电压节点的值被配置为随时间变化，并且电压缓冲器被配置为施加根据该值变化的强制电压。根据某些实施例，电压缓冲器被配置为当值超过可靠性允许的最大值时，施加强制电压。在各种实施例中，电压缓冲器可以包括二极管/电阻器堆叠。在特定实施例中，降压功率级包括具有与高电压节点通信的源极和与开关节点通信的漏极的第一PMOS。第一NMOS具有与开关节点通信的漏极和与低电压节点通信的源极。在一些实施例中，降压功率级可以包括堆叠的器件，堆叠的器件包括在高电压节点和第一PMOS的源极之间的第二PMOS，并且还包括在第一NMOS的源极与低电压节点之间的第二NMOS。堆叠的器件还可以包括在高电压节点和第二PMOS之间的第三PMOS，以及在第二NMOS和低电压节点之间的第三NMOS。以下详细描述和附图提供了对本公开的性质和优点的更好理解。附图说明关于下面的讨论，特别是附图，强调所示出的细节表示用于示例性讨论的示例，并且由于提供本公开的原理和概念方面的描述的原因而呈现。在这方面，除了对本公开的基本理解所需要的内容之外，未尝试示出实现细节。下面的讨论结合附图使得对于本领域技术人员来说可以如何实践根据本公开的实施例变得明显。在附图中：图1A是根据一个实施例的降压转换器功率级电路的简化视图。图1B是示出图1A的电路的输入信号的处理的简化流程图。图1C绘制了用于一个实施例的电压与输入电压的曲线图。图1D绘制了随时间变化的相应电压。图2示出了根据一个实施例的简化的处理流程图。图3A是根据一个实施例的PMU电路的电压缓冲器的简化视图。图3B绘制了用于一个实施例的电压与输入电压的曲线图。图3C绘制了用于一个实施例的VIN和Vforce的曲线图。图4是根据一个实施例的电路的简化视图。具体实施方式在下面的描述中，为了说明的目的，阐述了许多示例和具体细节，以提供对本公开的透彻理解。然而，对于本领域技术人员显而易见的是，在权利要求中表述的本公开可以包括这些示例中的一些特征或全部特征，单独地或与下面描述的其他特征组合，并且还可以包括本文所描述的特征和概念的修改和等同物。根据实施例，可以通过扩展其在禁用(非开关)状态下可以承受的绝对值最大输入电压来改善降压功率级的可靠性。具体来说，在器件认证/测试过程中，禁用状态下的PMU器件的输入节点可能承受大于可靠性目的允许的最大输入电压。在这种测试/认证条件下，实施例通过向开关节点施加高于地的强制电压避免了损坏禁用状态下的PMU器件。对于给定的输入电压(VIN)，该技术可将跨越功率级的非开关晶体管的电压、以及其经历的应力降低到低于可靠性目的允许的最大输入电压(Vmax)。在某些实施例中，固定幅度的强制电压被施加到开关节点。在其他实施例中，变化幅度取决于输入电压的强制电压被施加到开关节点。图1A是根据一个实施例的降压转换器功率级电路的简化视图。这里，电路100包括简化的降压转换器102，降压转换器102包括以所指示的方式耦合在输入电压轨108和地109之间的PFET104和NFET106。VGP是PFET104的栅极电压。当降压处于主动开关操作模式时，VGP在VIN和0之间开关。当降压处于禁用(非开关)状态时，VGP在VIN处。VGN是NFET本文档来自技高网...

【技术保护点】
一种装置，包括：设置在高电压节点和低电压节点之间的降压功率级，所述降压功率级还包括与负载通信的开关节点；以及电压缓冲器，被配置为响应于指示所述降压功率级处于非开关状态的输入信号而向所述开关节点施加强制电压。

【技术特征摘要】
【国外来华专利技术】2015.01.29 US 14/609,2031.一种装置，包括：设置在高电压节点和低电压节点之间的降压功率级，所述降压功率级还包括与负载通信的开关节点；以及电压缓冲器，被配置为响应于指示所述降压功率级处于非开关状态的输入信号而向所述开关节点施加强制电压。2.根据权利要求1所述的装置，其中所述电压缓冲器被配置为施加恒定值的所述强制电压。3.根据权利要求1所述的装置，其中：所述高电压节点的值被配置为随时间变化；并且所述电压缓冲器被配置为施加根据所述值变化的所述强制电压。4.根据权利要求3所述的装置，其中所述电压缓冲器被配置为当所述值超过可靠性允许的最大值时，施加所述强制电压。5.根据权利要求3所述的装置，其中所述电压缓冲器包括二极管/电阻器堆叠。6.根据权利要求1所述的装置，其中所述降压功率级包括：第一PMOS，具有与所述高电压节点通信的源极和与所述开关节点通信的漏极；以及第一NMOS，具有与所述开关节点通信的漏极和与所述低电压节点通信的源极。7.根据权利要求6所述的装置，其中所述降压功率级包括堆叠的器件，所述堆叠的器件包括：所述高电压节点与所述第一PMOS的所述源极之间的第二PMOS；以及所述第一NMOS的所述源极与所述低电压节点之间的第二NMOS。8.根据权利要求7所述的装置，其中所述堆叠的器件还包括：所述高电压节点和所述第二PMOS之间的第三PMOS；以及所述第二NMOS和所述低电压节点之间的第三NMOS。9.根据权利要求6所述的装置，其中所述第一PMOS和所述第一NMOS包括片上系统(SOC)器件的一部分，所述SOC器件进一步包括根据与所述第一PMOS和所述第一NMOS相同的技术节点制造的数据处理晶体管。10.一种片上系统(SOC)，包括：根据技术节点制造的数据处理晶体管；降压功率级，包括根据所述技术节点制造的PMOS晶体管和根据所述技术节点制造的NMOS晶体管，所述降压功率级设置在高...

【专利技术属性】
技术研发人员：CF·容，V·格普塔，J·邓肯，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US