一种BCH译码器及生成该译码器的编译器的实现方法技术

本发明专利技术提供一种BCH译码器及生成该译码器的编译器的实现方法，所述生成BCH译码器的编译器根据输入的BCH译码器配置参数，对所采用的BCH译码器算法在该参数下进行仿真，得到与BCH译码器实际电路运行结果精确匹配的输出数据，使用户确定当前参数是否满足实际应用需求。如果满足需求，则获取验证平台测试激励，之后编译器分析计算BCH译码器译码所需伽罗华域乘法器种类及各部分的拓扑结构和电路结构，并生成对应电路结构的寄存器传输级BCH译码器电路寄存器传输级描述代码和测试平台代码。其中所述BCH译码器算法包括伴随式计算、错误位置多项式计算、钱搜索算法。

BCH decoder and compiler implementing method for generating the same

The invention provides a method of implementing BCH encoder and decoder of the compiler, the compiler generates BCH decoder based on BCH decoder configuration parameter input, the algorithm of BCH decoder used in the simulation parameters, output data and BCH decoder circuit to run the actual results, accurate, user defined whether the current parameters meet the needs of practical application. If meet the demand, obtaining verification platform test after excitation, compiler analysis and computation of BCH decoder for Galois field multiplier type and each part of the topology and circuit structure, and generate register transfer level BCH decoder circuit RTL code describing the corresponding circuit structure and test platform code. Among them, the BCH decoder algorithm includes adjoint calculation, error location polynomial calculation, money search algorithm.

【技术实现步骤摘要】
一种BCH译码器及生成该译码器的编译器的实现方法
本专利技术涉及数据纠错码技术，尤其涉及一种BCH译码器及生成该译码器的编译器的实现方法。
技术介绍
在数字存储、数字通信系统中，由于存储介质结构特点、传输通道的不理想和外界干扰噪声的原因，数字信号在传输时不可避免的会发生错误。纠错码通过按一定的规则对原始数据增加冗余数据，用于发现并纠正一定数量的数据错误，从而保证数据的可靠性。随着数据传输速率的提高，目前对纠错码处理性能的要求也越来越高，因译码器电路的功耗与电路时钟频率的平方成正比，为降低电路功耗，目前多采用并行译码电路来提高译码速度。在自适应数据数字传输系统中，因传输环境的不同，数据发生错误的概率有所不同，因而在传输条件较好时，可以采用较低保护的码字提高净荷数据传输速率，而在传输条件较差时，采用高保护以保证传输可靠性。但是不同参数的BCH译码器具有不同的电路结构，若简单采用多套参数不同的译码器，会数倍增大电路面积。深亚微米半导体工艺近年来进步飞速，现场可编程逻辑阵列(FPGA)和专用集成电路的设计也日益复杂，在特定的能耗需求下完成传输任务的必要计算动作对于电能消耗特性至关重要。对于特本文档来自技高网...

【技术保护点】
一种BCH译码器，包括伴随式计算阵列模块、错误位置多项式计算阵列模块、钱搜索模块、错误校正模块、数据缓存模块；所述伴随式计算阵列模块用于根据接收的多项式r(X)计算伴随式Si；该伴随式计算阵列模块由2t个伴随式计算模块构成，且所述伴随式计算模块由在空间上并行的p+1个伽罗华域乘法器构成；所述错误位置多项式计算阵列模块用于根据上述伴随式Si计算错误位置多项式δ(X)；该错误位置多项式计算阵列模块采用可重配置的脉动阵列结构和SiBM算法；所述钱搜索模块用于解上述错误位置多项式δ(X)的根，并根据该错误位置多项式的根确定错误位置Λi；所述错误校正模块用于根据上述错误位置Λi校正上述伴随式计算阵列模块...

【技术特征摘要】
1.一种BCH译码器，包括伴随式计算阵列模块、错误位置多项式计算阵列模块、钱搜索模块、错误校正模块、数据缓存模块；所述伴随式计算阵列模块用于根据接收的多项式r(X)计算伴随式Si；该伴随式计算阵列模块由2t个伴随式计算模块构成，且所述伴随式计算模块由在空间上并行的p+1个伽罗华域乘法器构成；所述错误位置多项式计算阵列模块用于根据上述伴随式Si计算错误位置多项式δ(X)；该错误位置多项式计算阵列模块采用可重配置的脉动阵列结构和SiBM算法；所述钱搜索模块用于解上述错误位置多项式δ(X)的根，并根据该错误位置多项式的根确定错误位置Λi；所述错误校正模块用于根据上述错误位置Λi校正上述伴随式计算阵列模块接收的多项式r(X)中的错误，并输出v(X)；所述数据缓存模块的输入端与所述伴随式计算阵列模块输入端相连，其输出端与所述错误纠正模块相连，且该数据缓存模块用于对上述伴随式计算阵列模块接收的多项式r(X)进行存储，等上述钱搜索模块计算出错误位置Λi后，上述错误校正模块读取存储的多项式进行错误校正。2.如权利要求1所述的BCH译码器，其特征在于，接收的多项式r(X)以译码并行度p进入伴随式计算模块，得到伴随式Si。3.如权利要求1所述的BCH译码器，其特征在于，所述可重配置的脉动阵列结构对于纠正t个错误的BCH码，SiBM算法需要2t个计算单元和4t+1个寄存器，组成2×t的运算阵列；所述计算单元包括两个伽罗华域乘法器、一个有限域加法器、一个三选一的选择器。4.如权利要求1所述的BCH译码器，其特征在于，所述运算阵列在控制单元的控制下计算错误位置多项式，且计算流程包括初始化和迭代运算，其中初始化数据根据上述伴随式计算阵列模块的输出结果Si完成；所述迭代运算由计算单元PE完成，且由第r次迭代系数计算第r+1次迭代系数。5.如权利要求1所述的BCH译码器，其特征在于，所述钱搜索模块通过检查Λi是否为0来确定错误位置，当Λi＝0时表示在位置i上发生了错误，且译码器的输...

【专利技术属性】
技术研发人员：郭璇，肖如吾，赵玉萍，李斗，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京,11