一种抗功耗攻击的安全可重构架构制造技术

本发明专利技术公开了一种抗功耗攻击的安全可重构架构，包括多行可重构阵列运算行、行控制器、通用寄存器堆、寄存器、输入缓存、输出缓存、可重构查找表、第一多路数据选择器、秘密分享安全防护模块和数据通路动态重构安全防护模块；其中，可重构阵列运算行包括算术逻辑单元、数据置换网络、数据载入单元和数据输出单元；秘密分享安全防护模块包括第二多路数据选择器、异或操作模块、数据缓存模块和第一随机数发生器；数据通路动态重构安全防护模块包括第三多路数据选择器、第四多路数据选择器、第二随机数发生器、第三随机数发生器、第一延时数据通路和第二延时数据通路。本发明专利技术在保证安全性的同时能大幅降低面积和性能开销。

A secure reconfigurable architecture for anti power attacks

The invention discloses a power analysis resistant safety reconfigurable architecture comprises a plurality of rows of reconfigurable array operation, controller, general registers, register, input buffer, output buffer, reconfigurable look-up table, the first multi channel data selector, secret sharing security protection module and data path dynamic reconfiguration of security module; among them, the reconfigurable array operation including arithmetic logic unit, data exchange network, data loading unit and a data output unit; secret sharing security module includes second data selector, XOR operation module, data storage module and a first random number generator; data security protection module includes third dynamic reconfiguration path multiplex data selector, section more than 4 data selector, second random number generator, third random number generator, the first delay number Data access and second delay data path. The invention can greatly reduce the area and the performance cost while ensuring the security.

【技术实现步骤摘要】

本专利技术涉及嵌入式可重构系统架构，特别是涉及一种抗功耗攻击的安全可重构架构。
技术介绍
信息时代密码算法作为信息安全的基石常常担当着保护敏感信息的职责。为了应对各种场合的加密需要，在加密效率与灵活性方面对密码算法实现的载体提出了很高的要求。传统上来说加密的实现形式主要有通用处理器实现和专用集成电路实现。然而，随着应用领域对系统的性能、能耗、上市时间等指标需求的不断提高，这两种传统实现方式的弊端就暴露出来。通用处理器方法适用范围广，但是计算效率低，专用集成电路虽然可以提高计算速度和计算效率，满足性能需求，但是ASIC器件的灵活性很差。为了在灵活性和计算效率之间实现很好的权衡，可重构计算(reconfigurablecomputing)技术应运而生。可重构计算是当前计算机系统结构领域的发展趋势之一，它的架构介于通用处理器和ASIC之间，并且综合了二者长处。它通过对可重构设备进行配置，可以使之由一个通用的计算平台转化为一个专用的硬件系统，以完成具体的计算任务，相当于计算任务同时在时间和空间上展开，显示出了应用的灵活性和很高的计算性能。但可重构架构最终还是要以CMOS电路的形式呈现，就一定会受到旁路攻击尤其是差分功耗攻击的威胁。为了抵御差分功耗攻击常常需要牺牲面积、性能等作为代价，但现有抗功耗攻击方案很难在安全性和各种开销之间达到很好的平衡。
技术实现思路
专利技术目的：本专利技术的目的是提供一种在保证安全性的同时能大幅降低面积和性能开销的抗功耗攻击的安全可重构架构。技术方案：为达到此目的，本专利技术采用以下技术方案：本专利技术所述的抗功耗攻击的安全可重构架构，包括多行可重构阵列运算行、行控制器、通用寄存器堆、寄存器、输入缓存、输出缓存、可重构查找表、第一多路数据选择器、秘密分享安全防护模块和数据通路动态重构安全防护模块；其中，可重构阵列运算行包括算术逻辑单元、数据置换网络、数据载入单元和数据输出单元；秘密分享安全防护模块包括第二多路数据选择器、异或操作模块、数据缓存模块和第一随机数发生器；数据通路动态重构安全防护模块包括第三多路数据选择器、第四多路数据选择器、第二随机数发生器、第三随机数发生器、第一延时数据通路和第二延时数据通路；其中，所有可重构阵列运算行共用一个可重构查找表，可重构阵列运算行通过通用寄存器堆进行数据存储、读取和传递，相邻两行可重构阵列运算行之间通过数据载入单元、寄存器以及数据输出单元相连，数据载入单元与输入缓存、通用寄存器堆、上一行可重构阵列运算行的输出、可重构查找表以及随机数发生器相连，数据输出单元与输出缓存、通用寄存器堆、下一行可重构阵列运算行的输入以及数据缓存模块相连，最后一行可重构阵列运算行通过数据输出单元、寄存器与第一行可重构阵列运算行的数据载入单元相连，行控制器用于控制数据置换网络进行密码算法中的移位操作以及控制算术逻辑单元进行算术逻辑操作，第一多路数据选择器用于决定可重构查找表的查表地址，第二多路数据选择器用于决定数据缓存模块中数据的来源，第三多路数据选择器用于决定可重构查找表查表前数据通路的长短，第四多路数据选择器用于决定可重构查找表查表后数据通路的长短，第一延时数据通路用于动态改变可重构查找表查表前数据通路的长短，破坏功耗攻击中查表前功耗迹的对齐，第二延时数据通路用于动态改变可重构查找表查表后数据通路的长短，破坏功耗攻击中查表后功耗迹的对齐。进一步，一个可重构阵列运算行中的数据载入单元和数据输出单元均有n+1个，n的取值范围为大于等于2的正整数，其中，第一个数据载入单元用于读取通用寄存器堆、上一行可重构阵列运算行的输出或可重构查找表的数据，第二个数据载入单元用于读取输入缓存或上一行可重构阵列运算行的输出，第n+1个数据载入单元用于读取随机数发生器或上一行可重构阵列运算行的输出，其他数据载入单元用于读取上一行可重构阵列运算行的输出；第一个数据输出单元用于输出数据至输出缓存、通用寄存器堆或下一行可重构阵列运算行，第n+1个数据输出单元用于输出数据至数据缓存模块或下一行可重构阵列运算行，其他数据输出单元用于输出数据至下一行可重构阵列运算行。进一步，所述数据缓存模块有两个，分别为第一数据缓存模块和第二数据缓存模块。进一步，所述第一延时数据通路包括偶数个反相器链，反相器链的有效长短由第二随机数发生器决定；所述第二延时数据通路也包括偶数个反相器链，反相器链的有效长短由第三随机数发生器决定。进一步，所述秘密分享安全防护模块的秘密分享安全机制包括以下步骤：S1：可重构查找表查表输出；S2：将查表结果与随机数发生器产生的随机数相异或，异或得到的结果和随机数一起被读入可重构阵列运算行；S3：对随机数进行线性变换，该线性变换为本次查表后到下一次查表前经过的线性变换；随机数线性变换执行完毕后进行步骤S4；S4：第一数据缓存模块写使能有效，数据输出单元将线性变换结果写入第一数据缓存模块中；所有数据S盒查表操作执行完毕后进行步骤S5；S5：第二数据缓存模块写使能有效，将第一数据缓存模块中的数据写入第二数据缓存模块中；S6：等待下一张数据流图开始执行；S7：数据载入单元从通用寄存器堆中读入上一张数据流图的计算结果，S盒查表前和第二数据缓存模块中的数据相异或得到真实的查表地址。进一步，所述秘密分享安全防护模块的秘密分享安全机制通过配置可重构阵列运算行中闲置的数据移位网络和算术逻辑单元实现。进一步，只切换数据流图间不同的配置信息，不切换相同的配置信息。有益效果：本专利技术公开了一种抗功耗攻击的安全可重构架构，能在算法执行效率与灵活性之间达到良好的平衡，且能有效抵御功耗攻击，在保证安全性的同时，能够大幅降低面积和性能开销。附图说明图1为本专利技术具体实施方式的的可重构架构没有安全机制时的结构示意图；图2为本专利技术具体实施方式的可重构架构仅有秘密分享安全机制时的结构示意图；图3为本专利技术具体实施方式的可重构架构的秘密分享安全机制的工作流程图；图4为本专利技术具体实施方式的可重构架构的结构示意图；图5为本专利技术具体实施方式的可重构架构应用数据通路动态重构安全机制前后的加密功耗迹的示意图；图5(a)为本专利技术具体实施方式的可重构架构应用数据通路动态重构安全机制前的加密功耗迹的示意图；图5(b)为本专利技术具体实施方式的可重构架构应用数据通路动态重构安全机制后的加密功耗迹的示意图；图6为本专利技术具体实施方式的可重构架构利用闲置资源配置实现秘密分享安全机制的示意图；图7为普通配置切换的示意图；图8为本专利技术具体实施方式的普通配置切换与可重构架构利用局部重构减少配置信息切换的示意图；图9为本专利技术具体实施方式的可重构架构没有安全机制时，映射实现DES算法后的功耗攻击结果示意图；图9(a)为基于汉明距离模型的功耗攻击结果示意图；图9(b)为基于汉明重量模型的功耗攻击结果示意图；图10为本专利技术具体实施方式的可重构架构映射实现DES算法后的功耗攻击结果示意图；图10(a)为基于汉明距离模型的功耗攻击结果示意图；图10(b)为基于汉明重量模型的功耗攻击结果示意图。具体实施方式下面结合具体实施方式和附图对本专利技术的技术方案作进一步的介绍。本具体实施方式公开了一种抗功耗攻击的安全可重构架构，包括4行可重构阵列运算行、行控制器、1个通用寄存器堆、寄存器、输入缓存、输出缓本文档来自技高网...

【技术保护点】
一种抗功耗攻击的安全可重构架构，其特征在于：包括多行可重构阵列运算行、行控制器、通用寄存器堆、寄存器、输入缓存、输出缓存、可重构查找表、第一多路数据选择器、秘密分享安全防护模块和数据通路动态重构安全防护模块；其中，可重构阵列运算行包括算术逻辑单元、数据置换网络、数据载入单元和数据输出单元；秘密分享安全防护模块包括第二多路数据选择器、异或操作模块、数据缓存模块和第一随机数发生器；数据通路动态重构安全防护模块包括第三多路数据选择器、第四多路数据选择器、第二随机数发生器、第三随机数发生器、第一延时数据通路和第二延时数据通路；其中，所有可重构阵列运算行共用一个可重构查找表，可重构阵列运算行通过通用寄存器堆进行数据存储、读取和传递，相邻两行可重构阵列运算行之间通过数据载入单元、寄存器以及数据输出单元相连，数据载入单元与输入缓存、通用寄存器堆、上一行可重构阵列运算行的输出、可重构查找表以及随机数发生器相连，数据输出单元与输出缓存、通用寄存器堆、下一行可重构阵列运算行的输入以及数据缓存模块相连，最后一行可重构阵列运算行通过数据输出单元、寄存器与第一行可重构阵列运算行的数据载入单元相连，行控制器用于控制数据置换网络进行密码算法中的移位操作以及控制算术逻辑单元进行算术逻辑操作，第一多路数据选择器用于决定可重构查找表的查表地址，第二多路数据选择器用于决定数据缓存模块中数据的来源，第三多路数据选择器用于决定可重构查找表查表前数据通路的长短，第四多路数据选择器用于决定可重构查找表查表后数据通路的长短，第一延时数据通路用于动态改变可重构查找表查表前数据通路的长短，破坏功耗攻击中查表前功耗迹的对齐，第二延时数据通路用于动态改变可重构查找表查表后数据通路的长短，破坏功耗攻击中查表后功耗迹的对齐。...

【技术特征摘要】
1.一种抗功耗攻击的安全可重构架构，其特征在于：包括多行可重构阵列运算行、行控制器、通用寄存器堆、寄存器、输入缓存、输出缓存、可重构查找表、第一多路数据选择器、秘密分享安全防护模块和数据通路动态重构安全防护模块；其中，可重构阵列运算行包括算术逻辑单元、数据置换网络、数据载入单元和数据输出单元；秘密分享安全防护模块包括第二多路数据选择器、异或操作模块、数据缓存模块和第一随机数发生器；数据通路动态重构安全防护模块包括第三多路数据选择器、第四多路数据选择器、第二随机数发生器、第三随机数发生器、第一延时数据通路和第二延时数据通路；其中，所有可重构阵列运算行共用一个可重构查找表，可重构阵列运算行通过通用寄存器堆进行数据存储、读取和传递，相邻两行可重构阵列运算行之间通过数据载入单元、寄存器以及数据输出单元相连，数据载入单元与输入缓存、通用寄存器堆、上一行可重构阵列运算行的输出、可重构查找表以及随机数发生器相连，数据输出单元与输出缓存、通用寄存器堆、下一行可重构阵列运算行的输入以及数据缓存模块相连，最后一行可重构阵列运算行通过数据输出单元、寄存器与第一行可重构阵列运算行的数据载入单元相连，行控制器用于控制数据置换网络进行密码算法中的移位操作以及控制算术逻辑单元进行算术逻辑操作，第一多路数据选择器用于决定可重构查找表的查表地址，第二多路数据选择器用于决定数据缓存模块中数据的来源，第三多路数据选择器用于决定可重构查找表查表前数据通路的长短，第四多路数据选择器用于决定可重构查找表查表后数据通路的长短，第一延时数据通路用于动态改变可重构查找表查表前数据通路的长短，破坏功耗攻击中查表前功耗迹的对齐，第二延时数据通路用于动态改变可重构查找表查表后数据通路的长短，破坏功耗攻击中查表后功耗迹的对齐。2.根据权利要求1所述的抗功耗攻击的安全可重构架构，其特征在于：一个可重构阵列运算行中的数据载入单元和数据输出单元均有n+1个，n的取值范围为大于等于2的正整数，其中，第一个数据载入单元用于读取通用寄存器堆、上一行可重构阵列运算行的输出或可重构查找表的数据，第二个数据载入单元...

【专利技术属性】
技术研发人员：曹鹏，申艾麟，吴江平，杨军，时龙兴，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏;32