The invention discloses a power clamp ESD protection circuit, which comprises a detection circuit, a buffer circuit and a discharge circuit. The buffer circuit consists of an inverter, or three cascaded inverters or five cascaded inverters; series NMOS transistor connected to a diode connected in the power supply of the first inverter circuit to the end of the cache and the supply voltage line, the gate of the NMOS transistor and the drain the power supply voltage is connected to the source electrode and the first inverter power supply is connected. When the chip is in normal operation, the invention ensures that the ESD circuit is in a closed state, and does not affect the normal operation of the chip.
【技术实现步骤摘要】
本专利技术涉及ESD（静电放电）保护领域，特别是涉及一种电源钳位ESD电路。
技术介绍
近些年随着集成电路工艺的快速发展，MOS管的线宽越来越窄，结深越来越浅，栅氧层的厚度也越来越薄，这些都加速了电路设计对ESD的需求。当线宽为1μm时，ESD事件对电路的影响很小，当进入0.18μm、0.13μm时代，尤其是90纳米以下时代，ESD成为了刻不容缓的问题。通用的ESD分为HBM（Humanbodymodel人体模式）模式，MM（machinemodel机器模式）模式和CDM（Chargeddevicemodel带电模式）模式。HBM和MM模式是外部对芯片进行放电，仅仅依靠输入输出端口的ESD保护电路是远远不够的，还需要在电源和地之间加ESD保护电路（电源钳位ESD电路），从而能够更加快速的泄放电流，以保证整个芯片的ESD性能。参见图1所示，现有的电源钳位ESD电路包括检测电路，缓冲电路和泄放电路。检测电路由二极管连接的NMOS晶体管M1和...
【技术保护点】
一种电源钳位静电放电ESD电路，包括：一检测电路，由一采用二极管连接的第一NMOS晶体管和一电容组成，该第一NMOS晶体管的栅极和漏极与电源电压相连接，其源极与所述电容的一端相连接，该电容的另一端接地；一缓存电路，由一个反相器，或三个串接的反相器，或五个串接的反相器组成，其输入端与第一NMOS晶体管的源极和所述电容的连接端相连接；一泄放电路，由一第二NMOS晶体管组成，其栅极与所述缓存电路的输出端相连接，其漏极与电源电压相连接，其源极接地；其特征在于：在所述缓存电路的第一个反相器的电源端与电源电压的连线中串接一个二极管连接的第三NMOS晶体管，即该第三NMOS晶体管的栅极和...
【技术特征摘要】
1.一种电源钳位静电放电ESD电路，包括：
一检测电路，由一采用二极管连接的第一NMOS晶体管和一电容组成，
该第一NMOS晶体管的栅极和漏极与电源电压相连接，其源极与所述电容的
一端相连接，该电容的另一端接地；
一缓存电路，由一个反相器，或三个串接的反相器，或五个串接的反
相器组成，其输入端与第一NMOS晶体管的源极和所述电容的连接端相连<...
【专利技术属性】
技术研发人员：马和良，赵英瑞，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：上海;31
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