嵌入式设备以及程序更新方法技术

本发明专利技术涉及嵌入式设备以及程序更新方法。本发明专利技术的目的是，在不使用更新前程序和更新差分程序来重建程序的情况下，进行程序更新处理。所述嵌入式设备具有：非易失性存储器，其具有多个层面，能够独立地从/向该多个层面读取/写入数据；以及地址转换器，其通过使用地址转换表来进行地址转换。当通过由CPU解码指令获得的地址是与默认程序中的改变部分相对应的地址时，地址转换器将该地址转换为在其中配置差分程序的地址。

【技术实现步骤摘要】
嵌入式设备以及程序更新方法相关申请的交叉引用于2016年3月1日提交的日本专利申请号2016-038574的包括说明书、附图和摘要的公开以其全部内容通过引用并入本文中。
本专利技术涉及嵌入式设备以及程序更新方法，并且例如涉及使用差分程序来进行更新的嵌入式设备以及程序更新方法。
技术介绍
近年来，各自嵌入车内设备、工业用设备或诸如此类的嵌入式设备的数量日益增长。因此，需要一种通过所谓的OTA(空中下载技术，OverTheAir)来更新这样的嵌入式设备中的程序的方法。针对程序的更新，已经提出各种技术。例如，专利文献1公开了一种在不停止在嵌入式设备上操作的程序的操作的情况下，通过在模块单元的基础上初步地将基准地址和相对地址分配给更新程序来在模块单元的基础上动态地更新程序的技术。
技术实现思路
然而，专利文献1中描述的技术的先决条件在于，通过从嵌入式设备中的基准地址和相对地址算出实际地址，更新程序的动态地址解析(即，动态链接)是可能的。即，在专利文献1描述的技术中，必须通过执行这样的地址解析并且使用更新前程序和作为更新前程序与已更新的程序之差的更新差分程序来重建程序。然而，进行这样的重建存在很多本文档来自技高网...

【技术保护点】
一种嵌入式设备，包括：网络输入/输出单元，所述网络输入/输出单元经由网络来接收更新信息；第一非易失性存储器，所述第一非易失性存储器具有多个层面，数据能够被独立地从/向所述多个层面读取/写入；CPU，所述CPU执行被配置在所述第一非易失性存储器中的程序；以及第一地址转换器，所述第一地址转换器通过使用在由所述网络输入/输出单元接收到的更新信息中所包含的地址转换表来进行地址转换，其中，在所述第一非易失性存储器中，默认程序被配置在第一层面中，并且在由所述网络输入/输出单元接收到的更新信息中所包含的、相对于所述默认程序的差分程序被配置在第二层面中，其中，当通过由所述CPU对指令进行解码而获得的地址是与所...

【技术特征摘要】
2016.03.01 JP 2016-0385741.一种嵌入式设备，包括：网络输入/输出单元，所述网络输入/输出单元经由网络来接收更新信息；第一非易失性存储器，所述第一非易失性存储器具有多个层面，数据能够被独立地从/向所述多个层面读取/写入；CPU，所述CPU执行被配置在所述第一非易失性存储器中的程序；以及第一地址转换器，所述第一地址转换器通过使用在由所述网络输入/输出单元接收到的更新信息中所包含的地址转换表来进行地址转换，其中，在所述第一非易失性存储器中，默认程序被配置在第一层面中，并且在由所述网络输入/输出单元接收到的更新信息中所包含的、相对于所述默认程序的差分程序被配置在第二层面中，其中，当通过由所述CPU对指令进行解码而获得的地址是与所述默认程序中的变更部分相对应的地址时，所述第一地址转换器将所述地址转换为在其中配置所述差分程序的地址，以及其中，所述CPU根据由所述第一地址转换器转换的地址，来执行所述差分程序。2.根据权利要求1所述的嵌入式设备，其中，所述第一非易失性存储器的层面数目是三个。3.根据权利要求1所述的嵌入式设备，其中，所述第一地址转换器对在通过由所述CPU对指令进行解码而获得的地址中的预定比特数的高位比特序列进行变更，并且将已变更的高位比特序列与所述地址的低位比特序列连结，由此将所述地址转换为在其中配置所述差分程序的地址。4.根据权利要求3所述的嵌入式设备，其中，当用于替换在所述默认程序中的待置换部分的代码的差分代码的大小大于所述待置换部分的代码的大小时，或者当所述待置换部分的大小或所述差分代码的大小大于作为与所述预定比特数相对应的存储区域的大小的区段大小时，所述第一地址转换器将所述待置换部分的代码的起始地址转换为预定地址，并且其中，所述预定地址是存储有以下指令的地址，所述指令与到用于替换所述待置换部分的代码的指令序列的起始地址的跳转指令有关。5.根据权利要求1所述的嵌入式设备，进一步包括：第二非易失性存储器，所述第二非易失性存储器具有多个层面，数据能够被独立地从/向所述多个层面读取/写入；以及第二地址转换器，所述第二地址转换器通过使用在由所述网络输入/输出单元接收到的更新信息中所包含的地址转换表来进行地址转换，其中，所述CPU通过使用被配置在所述第二非易失性存储器中的数据，来执行被配置在所述第一非易失性存储器中的程序，其中，在所述第二非易失性存储器中，默认数据被配置在第一层面中，并且在由所述网络输入/输出单元接收到的更新信息中所包含的、相对于所述默认数据的差分数据被配置在第二层面中，其中，当通过由所述CPU对指令进行解码而...

【专利技术属性】
技术研发人员：谷本匡亮，萩原今朝巳，森田直幸，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP