一种待机状态模式下的唤醒电路制造技术

本发明专利技术公开了一种待机状态模式下的唤醒电路，包括电压检测点、与所述电压检测点连接的第一、第二和第三支路，所述第一支路包括依次连接的第一非门、第一D触发器、第一非门，所述第二支路包括依次连接的或门、第二D触发器、第三非门，所述第三支路包括依次连接的电阻和NMOS开关管。本发明专利技术实现唤醒待机状态的同时，最大限度地减少了待机状态下的功耗。

【技术实现步骤摘要】
一种待机状态模式下的唤醒电路
本专利技术属于唤醒电路，具体涉及一种待机状态模式下的唤醒电路。技术背景现有待机状态模式下的唤醒电路，当芯片处于待机状态时，为了节约功耗，可以关闭其中部分电路，当退出待机状态后，关闭的那部分电路就正常工作。一般使用比较器来判断电平高低来决定是否唤醒待机状态，其实现方法如图1所示。图中CC为待检测电压，基准电压VREF为比较器的参考电压，偏置电流IB为比较器的工作电流，使能信号EN用来开关比较器,根据比较器输出电平WAKEUP的高低来决定是否唤醒待机状态。现有的唤醒电路存在待机状态下功率偏高的问题。分析其原因：一是待机状态下，比较器工作本身存在功耗；二是在待机状态下，为了让比较器能工作，参考电压VREF的获得离不开带隙电路工作，偏置电流IB的获得需要偏置电路工作。
技术实现思路
本专利技术的目的在于提供一种可减小待机功率的待机状态模式下的唤醒电路。实现本专利技术目的采用的技术方案如下：本专利技术提供的待机状态模式下的唤醒电路，包括电压检测点、与所述电压检测点连接的第一、第二和第三支路，所述第一支路包括依次连接的第一非门、第一D触发器、第一非门，所述第二支路包括依次连接的或门、第二D触发器、第三非门，所述第三支路包括依次连接的电阻和NMOS开关管。还包括增加的电压检测点和与之相对应增加且连接的第一与非门、或门的输入端和第三支路。本专利技术的有益效果本专利技术与现有待机状态唤醒电路相比，有以下几点区别：1、本专利技术电路只在唤醒待机状态时产生功耗，非常小，可以忽略。传统唤醒电路，在待机状态下工作的比较器本身有功耗。2、本专利技术电路在待机状态时不需要别的电路支持。传统唤醒电路，需要带隙电路和偏置电流电路支持比较器在待机状态下工作，这样就增加了待机状态下带隙电路和偏置电流电路的功耗。这样带来的效果是待机状态下的功耗小了。本专利技术的待机状态唤醒电路在实现唤醒待机状态的同时，最大限度地减少了待机状态下的功耗。下面结合附图进一步说明本专利技术的技术方案。附图说明图1是传统的待机状态唤醒电路图。图2是本专利技术的电路图。图3包含本专利技术电路的两种工作模式电路连接图。图4是本专利技术唤醒后CC电压为中间值的待机状态唤醒电路图。图5是本专利技术唤醒后CC电压为中间值的两种工作模式电路连接图。图6是本专利技术的单输入待机状态唤醒电路图。具体实施方式见图2，本专利技术的待机状态模式下的唤醒电路，包括电压检测点CC1和CC2、D触发器I20和I17、与非门I0、或门I3、非门I1和I2、NMOS开关管M0和M1、电阻R0——R5；其中检测点CC1接电阻R0、R3、R4的并联端,检测点CC2连接电阻R1、R2、R5的并联端,电阻R0、R3、R4的另一端分别接与非门I0的输入端IN1、或门I3的的输入端IN2、NMOS开关管M0的漏端，电阻R1、R2、R5的另一端分别接与非门I0的输入端IN2、或门I3的输入端IN1、NMOS开关管M1的漏端，NMOS开关管M0、M1的栅极接同一个控制信号RD_EN；使能信号EN分别接非门I1、I2的输入端IN和D触发器I20与I17的输入端SET；D触发器I20的输入端D接非门I0的输出端，其输入端CLK接非门I1的输出端；D触发器I17的输入端D接或门I3的输出端，其输入端CLK接非门I2的输出端；D触发器I20、I17的输出端Q分别作为唤醒信号输出WAKEUP1与WAKEUP2。两个电压检测点CC1、CC2的性能一样，当处于待机状态的两个芯片CHIP1、CHIP2通过各自的检测点CC1连接时，如图4所示，设置它们的工作模式不一样，假设此时芯片CHIP1工作于模式一，芯片CHIP2工作于模式二，这点决定了NMOS开关管是否打开，工作于模式一的芯片CHIP1上NMOS开关管M0、M1不导通，即M0、M1一直关闭，同时芯片CHIP1在该模式的待机状态下CC1,CC2检测点电压为高；工作于模式二的芯片CHIP2在待机状态下检测点CC1,CC2不带电，NMOS开关管M2或M3在芯片CHIP2待机状态被唤醒后导通，即唤醒后M2或M3导通。芯片CHIP1工作于模式一时在待机状态下通过WAKEUP1唤醒，芯片CHIP2工作于模式二时在待机状态下通过唤醒信号输出WAKEUP2唤醒。待机状态下，芯片CHIP2通过检测点CC1与芯片CHIP1的检测点CC1连接上（参见图3）。对芯片CHIP2来说，连接之前检测点CC1不带电，连接后检测点CC1为高，那么唤醒信号输出WAKEUP2为高，芯片CHIP2被唤醒，退出待机状态，并且控制信号RD_EN由低变高，即芯片CHIP2在被唤醒后NMOS开关管M2打开，则电阻R10导通，检测点CC1电压由高变低，EN由低变高，锁定唤醒信号输出WAKEUP2信号。检测点CC1由高变低后，芯片CHIP1的唤醒信号输出WAKEUP1信号变为高，被唤醒，退出待机模式，EN由低变高，锁定唤醒信号输出WAKEUP1信号。这样，处于待机状态的模式一与模式二的芯片CHIP1、CHIP2对接后，都被唤醒。使用中，如果待机状态唤醒后，检测点CC电压处于高低电平之间的中间值，那么后面与检测点CC连接的与非门以及或门电路的输入会出现中间值，这样会引起漏电，所以唤醒后就需要关闭图2中以检测点CC作输入的与非门I0以及或门I3的电源，如图4所示。图4中检测点CC1接电阻R0、R3、R4的并联端,检测点CC2连接电阻R1、R2、R5的并联端,电阻R0、R3、R4的另一端分别接与非门I0的输入端IN1、或门I3的的输入端IN2、NMOS开关管M0的漏端，电阻R1、R2、R5的另一端分别接与非门I0的输入端IN2、或门I3的输入端IN1、NMOS开关管M1的漏端，NMOS开关管M0、M1的栅极接同一个控制信号RD_EN；使能信号EN分别接非门I1、I2、I6的输入端IN、或门I4的一个输入端IN1、PMOS管M2、M3的栅极和D触发器I20与I17的输入端SET；非门I0的输出端接或门I4的一个输入端IN2，非门I0的电源端接PMOS管M2的漏端；或门I3的输出端接与门I5的一个输入端IN2，或门I3的电源端接PMOS管M3的漏端；非门I6的输出端接与门I5的另一个输入端IN1；D触发器I20的输入端D接或门I4的输出端，其输入端CLK接非门I1的输出端；D触发器I17的输入端D接I5的输出端，其输入端CLK接非门I2的输出端；D触发器I20、I17的输出端Q分别作为唤醒信号输出WAKEUP1与WAKEUP2。当在充电芯片中使用时，工作为DFP(DownstreamFacingPort)与UFP(UpstreamFacingPort)两种模式的芯片CHIP1、CHIP2通过各自的检测点CC1相连接，如图5所示。此时芯片CHIP1工作于DFP模式，芯片CHIP2工作于UFP模式，工作于DFP模式的芯片CHIP1的NMOS开关管M0、M1不打开，即M0、M1一直关闭，同时芯片CHIP1在待机状态下检测点CC1、CC2电压为高；工作于UFP模式的芯片CHIP2在待机状态下检测点CC1、CC2不带电，其上的NMOS开关管M14、M15在芯片CHIP2待机状态被唤醒后打开，即唤醒后M14、M15打开。工作于DFP模式的芯片CHIP1在待机状态下本文档来自技高网...

【技术保护点】
一种待机状态模式下的唤醒电路，其特征是包括电压检测点、与所述电压检测点连接的第一、第二和第三支路，所述第一支路包括依次连接的第一非门、第一D触发器、第一非门，所述第二支路包括依次连接的或门、第二D触发器、第三非门，所述第三支路包括依次连接的电阻和NMOS开关管。

【技术特征摘要】
1.一种待机状态模式下的唤醒电路，其特征是包括电压检测点、与所述电压检测点连接的第一、第二和第三支路，所述第一支路包括依次连接的第一非门、第一D触发器、第一非门，所述第二支路包括依次连接的或门、第二D触...

【专利技术属性】
技术研发人员：邓国元，
申请(专利权)人：湖南融和微电子有限公司，
类型：发明
国别省市：湖南,43