用于负载开关的输出放电技术制造技术

在所描述的示例中，一种用于负载开关(14)的输出放电电路可以包括耦接在输出放电电路的电源轨和接地引线之间的电容器(50)，以及耦接在输出放电电路的电源输入和电源轨之间的二极管(54、56)。当将电力供应到负载开关(14)时，输出放电电路可以经由通过二极管(54、56)形成的电流通路对电容器(50)进行充电。当切断到输出放电电路的电源时，二极管(54、56)可以防止电容器(50)通过电流通路放电，并且在电源已经切断之后的一段时间期间，在电容器(50)上的存储的电荷可以被用于向输出放电开关供电。以这种方式，输出放电电路可以继续对负载开关(14)的输出进行放电，甚至当电力停止被供应到负载开关(14)时。

【技术实现步骤摘要】
【国外来华专利技术】用于负载开关的输出放电技术本公开大体上涉及电气电路，并且更特别地涉及负载开关。
技术介绍
负载开关可以用于各种电子设备中，诸如个人电子产品(例如，固态驱动器和平板)、电子销售点设备(例如，条形码扫描器和支付终端)、工业个人计算机、家电以及服务器。负载开关可用于电力分配、电力排序、减少漏电流、控制涌入电流和控制掉电。负载开关可以用作电子继电器，电子继电器导通和切断用于向电子设备中的下游部件供电的电源轨。当负载开关被切断时，电荷可以继续驻留在负载开关的输出上，这可干扰下游电子部件。在处理负载开关的输出上的残留电荷上存在重大的设计挑战，尤其在到负载开关的电源被切断的情况下。
技术实现思路
在所描述的示例中，集成电路包括输入电压引线、输出电压引线、耦接在输入电压引线和输出电压引线之间的传输晶体管，以及输出放电电路。输出放电电路包括电源输入和控制输入。输出放电电路另外包括耦接在输出电压引线和接地引线之间的第一晶体管。第一晶体管具有控制电极。输出放电电路另外包括具有耦接到电源输入的阳极的二极管。输出放电电路另外包括耦接在二极管的阴极和接地引线之间的电容器。输出放电电路另外包括耦接在二极管的阴极和第一晶体管的控制电极之间的电阻器。输出放电电路另外包括耦接在第一晶体管的控制电极和接地引线之间的第二晶体管。第二晶体管具有耦接到输出放电电路的控制输入的控制电极。在另一个示例中，集成电路包括输入电压引线、输出电压引线、耦接在输入电压引线和输出电压引线之间的传输晶体管，以及耦接在输出电压引线和接地引线之间的输出放电电路。输出放电电路包括电源输入，以及具有耦接到电源输入的阳极的二极管。输出放电电路另外包括耦接在二极管的阴极和接地引线之间的电容器。在又一个示例中，方法包括响应于被施加到开关的输出放电电路的电源输入的电压，经由电流通路对耦接在缓冲器的电源轨和接地引线之间的电容器进行充电。方法另外包括响应于电压停止被施加到输出放电电路的电源输入，防止电容器通过电流通路放电。方法另外包括响应于电压停止被施加到输出放电电路的电源输入，基于存储在所充电的电容器中的电荷，将电力供应到输出放电电路。附图说明图1是包括根据本公开的负载开关的示例系统的框图。图2是示出根据本公开的示例负载开关的附加细节的示意图。图3是包括根据本公开的负载开关的另一个示例系统的框图。图4是根据本公开的用于控制负载开关的输出放电电路的示例技术的流程图。具体实施方式本公开描述了用于对负载开关的输出进行放电的输出放电技术。当开关被切断时，负载开关可以使用输出放电电路对负载开关的输出进行放电。输出放电电路可以是由耦接到负载开关的一个或更多个电源供电的供电的电路。如果切断到负载开关的电源，同时(或不久之后)负载开关切断，则这可以干扰输出放电电路的操作，从而防止开关的输出被放电。根据本公开，用于负载开关的输出放电电路可以包括耦接在输出放电电路的电源轨和接地引线之间的电容器，以及耦接在输出放电电路的电源输入和电源轨之间的二极管。当将电力供应到负载开关时，输出放电电路可以经由通过二极管形成的电流通路对电容器进行充电。当切断到输出放电电路的电源时，二极管可以防止电容器通过电流通路放电，并且在电源已经切断之后的一段时间期间，在电容器上的存储的电荷可以被用于向输出放电开关供电。以这种方式，输出放电电路可以继续对负载开关的输出进行放电，甚至当电力停止被供应到负载开关时。在一些示例中，输出放电电路可以包括耦接在负载开关的输出和接地轨之间的放电开关。输出放电电路可以另外包括耦接到放电开关的控制输入的缓冲器(例如，反相器)。缓冲器可以基于输入控制信号控制放电开关，并且可以由电源输入供电。可需要高逻辑电压来闭合放电开关，以便对负载开关进行放电。例如，放电开关可以是n-型金属氧化物半导体(NMOS)晶体管，并且可需要大于NMOS晶体管的导通阈值电压的电压，以导通晶体管。如果缓冲器没有接收足够的电力，则缓冲器不能产生足以导通NMOS晶体管的电压，这可以防止负载开关的输出被放电。根据本公开，电容器可以耦接在缓冲器的电源轨和接地轨之间，并且二极管可以耦接在输出放电电路的电源输入和缓冲器的电源轨之间。电容器和二极管可以允许缓冲器在从输出放电电路的电源输入已经去除电力之后的一段时间内供应高逻辑电压。以这种方式，甚至在没有有效电源的情况下，基于缓冲器(或基于反相器)的输出放电电路能够继续对负载开关的输出进行放电。基于缓冲器(或基于反相器)的输出放电电路可以允许有效低输出放电控制信号用于控制有效高放电开关。有效低输出放电控制信号可以指一种控制信号，当电压低于阈值时，该控制信号导致放电开关闭合且对负载开关输出进行放电，以及当电压高于阈值时，该控制信号导致放电开关打开。有效高放电开关可以是当电压高于阈值时闭合且当电压低于阈值时打开的开关。在一些示例中，缓冲器可以是反相器，诸如具有电阻性负载或有效负载的NMOS反相器。NMOS反相器能够使输入电压电平转换到更高的电压。使用有效低输出放电控制信号的基于缓冲器的输出放电电路还可以允许由负载开关的传输晶体管栅电压(至少部分地)控制输出放电电路。通过使用传输晶体管的栅电压作为控制信号，可以使输出放电电路的激活迟延，直至传输晶体管的栅极已经达到足够低的电压以确保传输晶体管被切断，从而防止如果导通传输晶体管则将以其他方式发生的过量的电流涌入。当导通负载开关的传输晶体管时，传输晶体管的栅电压可以足够高以损害输出放电电路和/或相关联的控制电路中的其他部件。在栅电压用于使输出放电开关的导通迟延的示例中，栅电压耦接电路可以用于：当栅电压高于阈值电压时，将传输晶体管的栅电压从输出放电电路的控制输入解耦；以及当栅电压低于阈值电压时，将栅电压耦接到控制输入。以这种方式，栅电压可以用于控制何时导通输出放电电路，同时避免可以由直接施加到输出放电开关的控制输入的过高栅电压导致的损害。在一些示例中，栅电压耦接电路可以包括耦接在传输晶体管的栅电压和输出放电电路的控制输入之间的晶体管。在这样的示例中，晶体管的控制电极可以耦接到基准电压，其可以限定或控制用于栅电压耦接电路的阈值电压。当传输晶体管栅电压低于阈值电压时，栅电压耦接电路晶体管可以将传输晶体管栅电压输出到输出放电电路的控制输入。相比之下，当传输晶体管栅电压高于阈值电压时，栅电压耦接电路晶体管可以将阈值电压输出到输出放电电路的控制输入。以这种方式，栅电压耦接电路的输出可以限于不会损害负载开关中的其他控制电路的相对低电压。用于栅电压耦接电路晶体管的基准电压可以由电源供应。然而，如果电源被切断，则栅电压耦接电路晶体管可以输出导致输出放电电路激活的低电压，即使传输晶体管的栅电压仍然足够高到导通传输晶体管。如果输出放电电路被激活，同时传输晶体管仍然被导通，则这可以导致不期望的涌入电流电平。根据本公开，电容器可以耦接在栅电压耦接电路晶体管的控制电极和接地轨之间，并且二极管可以耦接在基准电压输入和栅电压耦接电路晶体管的控制电极之间。电容器和二极管可以允许栅电压耦接电路晶体管继续操作，甚至在电力已停止被供应到基准电压输入之后。以这种方式，可以延迟输出放电电路的激活，直至负载开关的传输晶体管切断之后，甚至当电力停止被供应到栅电压耦接电路时。在一些示例中，用于输出放本文档来自技高网...

【技术保护点】
一种集成电路，包括：输入电压引线；输出电压引线；传输晶体管，所述传输晶体管耦接在所述输入电压引线和所述输出电压引线之间；以及输出放电电路，所述输出放电电路包括：电源输入；控制输入；耦接在所述输出电压引线和接地引线之间的第一晶体管，所述第一晶体管具有控制电极；具有耦接到所述电源输入的阳极的二极管；耦接在所述二极管的阴极和所述接地引线之间的电容器；耦接在所述二极管的所述阴极和所述第一晶体管的所述控制电极之间的电阻器；以及耦接在所述第一晶体管的所述控制电极和所述接地引线之间的第二晶体管，所述第二晶体管具有耦接到所述输出放电电路的所述控制输入的控制电极。

【技术特征摘要】
【国外来华专利技术】2014.11.12 US 62/078,593;2015.11.11 US 14/938,7021.一种集成电路，包括：输入电压引线；输出电压引线；传输晶体管，所述传输晶体管耦接在所述输入电压引线和所述输出电压引线之间；以及输出放电电路，所述输出放电电路包括：电源输入；控制输入；耦接在所述输出电压引线和接地引线之间的第一晶体管，所述第一晶体管具有控制电极；具有耦接到所述电源输入的阳极的二极管；耦接在所述二极管的阴极和所述接地引线之间的电容器；耦接在所述二极管的所述阴极和所述第一晶体管的所述控制电极之间的电阻器；以及耦接在所述第一晶体管的所述控制电极和所述接地引线之间的第二晶体管，所述第二晶体管具有耦接到所述输出放电电路的所述控制输入的控制电极。2.根据权利要求1所述的集成电路，其中所述电容器是第一电容器，所述二极管是第一二极管，所述晶体管是第一晶体管，并且所述集成电路另外包括：开关启用引线；以及控制电路，所述控制电路包括：电源输入；耦接在所述传输晶体管的栅电极和所述输出放电电路的所述控制输入之间的第三晶体管，所述第三晶体管具有控制电极；耦接在所述输出放电电路的所述控制输入和所述接地引线之间的第四晶体管；具有耦接到所述开关启用引线的输入、耦接到所述第四晶体管的控制电极的输出，以及耦接到所述第三晶体管的所述控制电极的电源轨的缓冲器；耦接在所述第三晶体管的所述控制电极和所述接地引线之间的第二电容器；以及具有耦接到所述控制电路的所述电源输入的阳极，以及耦接到所述第三晶体管的所述控制电极且耦接到所述缓冲器的所述电源轨的阴极的第二二极管。3.一种集成电路，包括：输入电压引线；输出电压引线；传输晶体管，所述传输晶体管耦接在所述输入电压引线和所述输出电压引线之间；以及耦接在所述输出电压引线和接地引线之间的输出放电电路，所述输出放电电路包括：电源输入；具有耦接到所述电源输入的阳极的二极管；以及耦接在所述二极管的阴极和所述接地引线之间的电容器。4.根据权利要求3所述的集成电路，其中所述输出放电电路另外包括：控制输入；耦接在所述输出电压引线和所述接地引线之间的开关，所述开关具有控制电极；以及缓冲器，所述缓冲器具有耦接到所述输出放电电路的所述控制输入的输入、耦接到所述开关的所述控制电极的输出，以及耦接到所述二极管的所述阴极的电源轨。5.根据权利要求4所述的集成电路，其中所述缓冲器是反相器。6.根据权利要求5所述的集成电路，其中所述反相器是n-型金属氧化物半导体反相器即NMOS反相器。7.根据权利要求4所述的集成电路，其中所述缓冲器是非反相缓冲器。8.根据权利要求4所述的集成电路，另外包括：控制电路，所述控制电路耦接在所述传输晶体管的栅电极和所述输出放电电路的所述控制输入之间。9.根据权利要求8所述的集成电路，其中所述电容器是第一电容器，所述二极管是第一二极管，并且所述控制电路包括：基准电压输入；晶体管，所述晶体管耦接在所述传输晶体管的所述栅电极和所述输出放电电路的所述控制输入之间，所述晶体管具有控制电极；第二电容器，所述第二电容器耦接在所述晶体管的所述控制电极和所述接地引线之间；以及第二二极管，所述第二二极管具有耦接到所述基准电压输入的阳极，以及耦接到所述晶体管的所述控制电极的阴极。10.根据权利要求9所述的集成电路，其中所述基准电压输入耦...

【专利技术属性】
技术研发人员：V·达姆德睿，K·舒莱迈耶，M·A·拉赫曼，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US