使用流水线寄存器总线对硬件寄存器进行编程以及相关方法、系统和装置制造方法及图纸

公开了使用流水线寄存器总线对硬件寄存器进行编程以及相关方法、系统和装置。在一个方面，一种用于在寄存器总线上通信的方法包括：在寄存器总线主控器处发起包括地址的请求；以及经由寄存器总线将所述请求从所述寄存器总线主控器传递到处理器模块的第一寄存器总线从动器。该方法进一步包括：在所述处理器模块的模块核处解码所述地址；以及确定所述地址是否对应于所述处理器模块。该方法还包括：响应于确定所述地址对应于所述处理器模块，由所述模块核处理所述请求；以及将相同的请求原样传递到第二寄存器总线从动器。该方法另外包括：响应于确定所述地址不对应于所述处理器模块，将相同的请求原样传递到所述第二寄存器总线从动器。

【技术实现步骤摘要】
【国外来华专利技术】使用流水线寄存器总线对硬件寄存器进行编程以及相关方法、系统和装置优先权要求本申请要求于2014年12月17日提交的题为“PROGRAMMINGHARDWAREREGISTERSUSINGAPIPELINEDREGISTERBUS,ANDRELATEDMETHODS,SYSTEMS,ANDAPPARATUSES(使用流水线寄存器总线对硬件寄存器进行编程以及相关方法、系统和装置)”的美国专利申请S/N.14/573,328的优先权，该申请通过援引全部纳入于此。背景I.公开领域本公开的技术一般涉及经由寄存器总线来读和写硬件寄存器。II.
技术介绍
现代计算机处理器利用各种总线标准和机制来提供各主控设备之间以及主控设备与从动设备之间的连通性。一种类型的总线标准提供寄存器总线，它可由在处理器上执行的计算机指令用来对硬件寄存器进行编程(例如，读或写硬件寄存器以将处理器模块置于所需配置中)。对硬件寄存器进行编程的请求可由寄存器总线主控器接收，它随后负责将该请求经由寄存器总线路由到适当的硬件寄存器。然而，随着更多新近处理器包括更大数目的硬件寄存器，可能需要寄存器总线处置对应的增加的总线负载。为应付增加的总线负载可能引入的定时问题，一些常规处理器可按低于数据总线的时钟频率的时钟频率来操作寄存器总线。然而，将较低时钟频率用于寄存器总线可增加与跨时钟域相关联的开销。例如，跨时钟域可使可测性设计(DFT)插入复杂化，这可导致需要附加测试时间来验证硬件设计。另外，一些操作(诸如数据的动态读取)可能需要附加逻辑，并且可能必需更复杂的定时约束。用于处置寄存器总线上增加的负载的另一常规解决方案是将各硬件寄存器集中在连接到寄存器总线主控器的单个寄存器总线从动器处。通过这样做，寄存器总线可按数据总线的更高时钟频率来操作。然而，在这一办法下，将集中的各硬件寄存器与分布式处理器模块进行关联可能需要每一处理器模块的输入/输出(I/O)端口是非统一的且因模块而异的。此外，由于分层分区，这样的办法可能需要附加路由面积。公开概述本详细描述中公开的各方面包括使用流水线寄存器总线对硬件寄存器进行编程。还公开了相关方法、系统和装置。就此，在一些方面，寄存器总线可连接寄存器总线主控器以及一个或多个寄存器总线从动器。在各示例性方面，每一寄存器总线从动器可以与包括模块核以及一个或多个可编程硬件寄存器的处理器模块相关联。寄存器总线主控器经由寄存器总线向第一寄存器总线从动器发送包括地址的请求(例如，用于编程硬件寄存器)。与第一寄存器总线从动器相关联的处理器模块的模块核解码该地址，并确定该地址是否对应于该处理器模块(通过例如确定该地址是否被包含在指派给该处理器模块的地址空间内)。如果是，则该请求由该模块核处理，并且相同的请求被第一寄存器总线从动器原样传递到第二寄存器总线从动器。如果该地址不对应于该处理器模块，则第一寄存器总线从动器将相同的请求原样传递到第二寄存器总线从动器。以此方式，对硬件寄存器的编程可在时间上跨各模块核扩散，这可使寄存器总线以数据总线的较高时钟频率来操作，同时提供统一的模块输入/输出接口。在一些方面，寄存器总线主控器和寄存器总线从动器可被布置成菊花链配置。根据一些方面，如果请求是写请求，则第一寄存器总线从动器不将任何数据传递到寄存器总线上。如果请求是读请求，则第一寄存器总线从动器可以将所请求的数据连同数据有效性信号传递到寄存器总线上。在后一情形中，所请求的数据可结合该请求一起被传递到第二寄存器总线从动器，或者该请求可在将所请求的数据传递到第二寄存器总线从动器之后发送。在另一方面，提供了一种用于在寄存器总线上通信的方法。该方法包括在寄存器总线主控器处发起包括地址的请求。该方法进一步包括经由寄存器总线将该请求从寄存器总线主控器传递到处理器模块的第一寄存器总线从动器。该方法另外包括在该处理器模块的模块核处解码该地址。该方法还包括确定该地址是否对应于该处理器模块。该方法进一步包括响应于确定该地址对应于该处理器模块而由该模块核处理该请求，并由第一寄存器总线从动器将相同的请求原样传递到第二寄存器总线从动器。该方法另外包括响应于确定该地址不对应于该处理器模块，由第一寄存器总线从动器将相同的请求原样传递到第二寄存器总线从动器。在另一方面，提供了一种用于在寄存器总线上通信的系统。该系统包括寄存器总线，该寄存器总线将寄存器总线主控器通信地耦合到处理器模块的第一寄存器总线从动器并进一步将第一寄存器总线从动器通信地耦合到第二寄存器总线从动器。寄存器总线主控器被配置成：发起包括地址的请求；以及经由寄存器总线将该请求传递到处理器模块的第一寄存器总线从动器。该处理器模块被配置成：在该处理器模块的模块核处解码该地址；以及确定该地址是否对应于该处理器模块。该处理器模块被进一步配置成响应于确定该地址对应于该处理器模块，由该模块核处理该请求。第一寄存器总线从动器被配置成经由寄存器总线由第一寄存器总线从动器将相同的请求原样传递到第二寄存器总线从动器。在另一方面，提供了一种包括寄存器总线上的寄存器从动设备的装置。寄存器从动设备包括配置成接收来自寄存器总线的请求的第一总线接口。寄存器从动设备进一步包括通信地耦合到第一总线接口的地址解码器。地址解码器被配置成从该请求提取地址并解码该地址。寄存器从动设备进一步包括通信地耦合到第一总线接口的第二总线接口。第二总线接口被配置成将来自第一总线接口的该请求传递回寄存器总线。寄存器从动设备另外包括通信地耦合到第一总线接口且被配置成处理请求的模块核。在另一方面，提供了一种操作寄存器从动设备的方法。该方法包括在寄存器从动设备处接收第一时钟信号。该方法进一步包括在第一时钟周期经由寄存器总线在寄存器从动设备的第一总线接口处接收请求，该请求包括地址。该方法另外包括在第二时钟周期将该请求传递到寄存器从动设备的第二总线接口。该方法还包括在第二时钟周期之后的第三时钟周期将该请求返回寄存器总线。该方法进一步包括解码该地址并确定该地址是否对应于该寄存器从动设备。该方法另外包括响应于确定该地址对应于寄存器从动设备，在该寄存器从动设备的模块核中处理该请求，以及在后续第四时钟周期将来自模块核的数据提供到寄存器总线。附图简述图1是可包括流水线寄存器总线的计算设备的简化视图；图2是可包括流水线寄存器总线的移动终端的透视图；图3是图2的移动终端的组件的框图；图4是解说包括寄存器总线主控器和处理器模块的示例性流水线寄存器总线拓扑的框图，处理器模块包括模块核和寄存器总线从动器；图5A-5C是解说图4的处理器模块与寄存器总线从动器之间使用流水线寄存器总线的示例性通信流的框图；以及图6是解说用于通过图4的流水线寄存器总线进行通信的示例性过程的流程图。详细描述现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。将理解，虽然术语“第一”、“第二”等等可在本文中用来描述各种元素，但这些元素不应受这些术语的限制。这些术语只被使用来区分一个元素与另一元素。例如，第一设备可被称为第二设备，并且类似地，第二设备可被称为第一设备，而不背离本公开的教导。本详细描述中公开的各方面包括使用流水线本文档来自技高网...

【技术保护点】
一种用于在寄存器总线上通信的方法，包括：在寄存器总线主控器处发起包括地址的请求；经由寄存器总线将所述请求从所述寄存器总线主控器传递到处理器模块的第一寄存器总线从动器；在所述处理器模块的模块核处解码所述地址；确定所述地址是否对应于所述处理器模块；响应于确定所述地址对应于所述处理器模块：由所述模块核处理所述请求；以及由所述第一寄存器总线从动器将相同的请求原样传递到第二寄存器总线从动器；以及响应于确定所述地址不对应于所述处理器模块，由所述第一寄存器总线从动器将相同的请求原样传递到所述第二寄存器总线从动器。

【技术特征摘要】
【国外来华专利技术】2014.12.17 US 14/573,3281.一种用于在寄存器总线上通信的方法，包括：在寄存器总线主控器处发起包括地址的请求；经由寄存器总线将所述请求从所述寄存器总线主控器传递到处理器模块的第一寄存器总线从动器；在所述处理器模块的模块核处解码所述地址；确定所述地址是否对应于所述处理器模块；响应于确定所述地址对应于所述处理器模块：由所述模块核处理所述请求；以及由所述第一寄存器总线从动器将相同的请求原样传递到第二寄存器总线从动器；以及响应于确定所述地址不对应于所述处理器模块，由所述第一寄存器总线从动器将相同的请求原样传递到所述第二寄存器总线从动器。2.如权利要求1所述的方法，其特征在于，所述请求进一步包括用于对所述模块核的硬件寄存器进行编程的指令。3.如权利要求1所述的方法，其特征在于，进一步包括将所述寄存器总线主控器、所述第一寄存器总线从动器、以及所述第二寄存器总线从动器布置成菊花链配置。4.如权利要求3所述的方法，其特征在于，进一步包括将所述请求从所述第二寄存器总线从动器传递到所述寄存器总线主控器。5.如权利要求2所述的方法，其特征在于，进一步包括将数据时钟信号提供给所述第一寄存器总线从动器。6.如权利要求5所述的方法，其特征在于，进一步包括以与所述数据时钟信号相关联的时钟速率对所述模块核的硬件寄存器进行编程。7.如权利要求1所述的方法，其特征在于，进一步包括在所述模块核中处理所述请求之后从所述第一寄存器总线从动器输出响应。8.一种用于在寄存器总线上通信的系统，包括：寄存器总线，所述寄存器总线将寄存器总线主控器通信地耦合到处理器模块的第一寄存器总线从动器并进一步将所述第一寄存器总线从动器通信地耦合到第二寄存器总线从动器；所述寄存器总线主控器被配置成：发起包括地址的请求；以及经由所述寄存器总线...

【专利技术属性】
技术研发人员：CW·张，YP·萧，P·曼达瓦，V·Y·吴，A·A·泽维科，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US