缓冲存储器装置及显示驱动装置制造方法及图纸

本发明专利技术进行在块单元中数据被供给的缓冲存储器存储容量削减，防止由于地址计数器不按照希望地变化引起的读出数据的偏差的继续，并且防止块单元的数据在块边界附近消失。能够将缓冲存储器的写入地址计数器及读出地址计数器环绕控制来进行计数值的复位，所以能够避免块的边界部分处的数据破坏。将写入地址计数器及读出地址计数器的块起始地址进行一元管理，所以计数值即使不按照希望地变化，也能够在途中切断其影响。

Buffer memory device and display drive device

The invention of the buffer memory capacity in block data is supply cuts, to prevent the address counter is not in accordance with the hope to change the bias to read data, and prevent the data block unit disappeared in the vicinity of the block boundary. The write address counter of the buffer memory and the read address counter surround control can be reset to count the value so that data destruction at the boundary part of the block can be avoided. A block start address of the write address counter and the read address counter is managed one yuan, so that the count value can be cut off on the way even if it does not change in the desired manner.

【技术实现步骤摘要】
缓冲存储器装置及显示驱动装置
本专利技术涉及缓冲存储器装置及显示驱动装置，涉及应用于例如液晶显示器（LCD，liquidcrystaldisplay）驱动集成电路（driveIntegratedCircuit）的缓冲存储器的有效的技术。
技术介绍
将在每个既定周期在块单元（ブロック単位）中被供给的数据的处理和其他的处理在该每个既定周期执行的过程中，将在块单元被供给的数据暂时写入缓冲存储器，将已写入的数据比写入速度更快地读出来处理，在剩余时间能够进行其他的处理即可。例如，与相对于液晶显示面板的显示驱动一起也对应于相对于触摸面板的触摸检测的液晶显示器驱动集成电路，必须在每个显示帧（表示フレーム）期间间歇地进行显示动作和触摸检测动作，所以需要用于储存显示数据的缓冲存储器。作为缓冲存储器的存储容量，只要是能够存储1显示帧的图像数据的容量即可。但是，近年来，将作为半导体集成回路的集成电路的芯片占有面积缩小的要求较强，所以对于缓冲存储器的存储容量也进行削减。即使将缓冲存储器的存储容量削减，与主机装置（ホスト装置）的动作同步地被供给的数据的写入和与集成电路内部的动作同步的数据的读出不同步地动作的情况与存储容量的削减前相比不变。另外，在专利文献1中记载，使从缓冲存储器的数据读出与写入相比为高速化，使缓冲存储器的存储容量比显示帧的数据量小。专利文献1：日本特开2003-216136号公报。本专利技术人研究了如下技术：使在每个既定周期在块单元中被供给数据的缓冲存储器的存储容量比块单元的数据量小来控制缓冲存储器。作为这样的控制方式，以往考虑使其进行并列动作，使得将削减了容量的两个缓冲存储器交替地切换成写入和读出，但这样的话缓冲存储器的尺寸不会在实施上被缩小，不会有效果。这里，本专利技术人重新地对使缓冲存储器进行先入先出队列（FIFO，First-InFirst-Out）动作的结构进行了研究。在存储容量小的缓冲存储器上设置写入地址计数器和读出地址计数器，进行如下操作：将与主机装置的动作同步地被供给的数据在将写入地址计数器增加的同时写入，将已写入的数据与显示动作同步地在将读出地址计数器增加的同时读出。此时，调节双方的增加动作，使得读出地址计数器的值不超过写入地址计数器的值。但是，仅采用先入先出队列缓冲器的结构的话，存在写入地址计数器和读出地址计数器的调节那样的地址计数动作的管理变得复杂的问题。进而，发现如下问题：在处理如显示数据等在该数据排列上有意义的数据的情况下，由于静电放电（ESD，ElectroStaticDischarge）或串扰噪声等原因地址计数器的值不被希望地变化，若写入地址和读出地址暂时出现差异，则之后到集成电路被复位为止各显示帧显示出现差异而错乱。从防止上述地址计数器的差异并且使计数动作的管理简单的观点来看，也对在帧单元将地址计数器复位至初始值的结构进行研究。根据如下关系，1帧期间[s]×写入速度[bps]＝1帧中的显示期间[s]×读出速度[bps]，在以集成电路芯片的占有面积削减为目的将缓冲存储器的存储容量与1帧的数据容量相比进行削减的情况下，1帧的图像数据并不全部进入缓冲存储器，在1帧期间内，缓冲存储器的地址计数器环绕地（ラップアラウンド）进行多次增加动作。由此，假设帧边界部分的写入数据被容纳于缓冲存储器的最下位侧，可知在该数据的读出结束之前开始下一帧的写入的情况下，写入地址计数器被复位成初始值，开始从缓冲存储器的最下位侧开始下一帧数据的写入，结果，有在帧边界发生数据破坏的可能。若为了避免该数据破坏，将缓冲存储器的地址计数器的复位动作停止，在由于噪音等外界因素地址计数器出现差异的情况下，发生差异不返回而继续错误显示的问题，关于这一点与上述说明相同。另外，为了防止帧边界的数据破坏，可以考虑延长帧间的回描周期（帰線期間），使下一帧的数据写入开始为止的时间变长，但对将驱动集成电路驱动的主机装置施加限制，驱动集成电路的价值（価値）下降，此外，若将回描周期延长，则有相对地显示期间变短、对驱动集成电路或液晶面板的要求性能白白升高的风险。
技术实现思路
本专利技术的目的在于，在块单元中数据被供给的缓冲存储器的存储容量削减时，防止由于地址计数器不被希望的变化，读出数据的偏差继续，并且防止块单元的数据在块边界附近消失。本专利技术的与前述及其他目的相比为新的特征从本说明书中的说明及附图中可知。若将本申请中公开的专利技术的代表性的特征的概要简单地说明，则如下所述。另外，在本专利技术中，括号内记载的附图标记等是为了使理解容易的一例。〔1〕＜对缓冲存储器的块单元的并列式写入及读出的环绕控制＞缓冲存储器装置具有缓冲存储器（20）和存取电路（5），前述缓冲存储器与既定周期的外部同步信号（Vsync_ex）同步，在块单元中数据（DTdsp）被供给，前述存取电路将在前述块单元中被供给的数据依次写入前述缓冲存储器，将被写入的数据以比写入速度快的速度读出。前述存取电路具有写入地址计数器（35）、读出地址计数器（34）、地址寄存器（37），前述写入地址计数器环绕地依次生成用于前述缓冲存储器的写入的写入地址（ADRwr），前述读出地址计数器环绕地依次生成用于前述缓冲存储器的读出的读出地址（ADRrd），前述地址寄存器将写入开始地址（ADRwr_s）在每个前述块单元依次更新来保持，前述写入开始地用于写入至前述缓冲存储器的前述块单元的起始数据的写入。前述读出地址计数器将用于从前述缓冲存储器读出前述块单元的起始数据的读出开始地址作为前述地址寄存器保持的前述写入开始地址。由此，存取电路能够将写入至缓冲存储器的数据以比写入速度更快的速度读出，所以能够有助于在块单元中数据被供给的缓冲存储器的存储容量的削减。此时，写入地址计数器及读出地址计数器环绕地依次生成地址，不需要在每个块单元将计数值复位至初始值，所以防止块单元的数据在块边界附近消失。进而，读出地址计数器将从缓冲存储器读出块单元的数据的读出开始地址更新成写入地址计数器的写入开始地址，所以即使由于噪音等的影响，读出或写入途中读出地址计数器的计数值或写入地址计数器的计数值发生变化，该变化的影响也在该变化发生的块的下一个块的数据中停止，能够抑制该影响连续不断地继续到被复位为止。〔2〕＜在计数使能期间将时钟信号计数来生成存取地址＞在技术方案1中，前述写入地址计数器在每个前述外部同步信号的周期内被指示计数动作的期间内将写入时钟信号（CLKwr）计数，生成写入地址，前述读出地址计数器在每个相对于前述外部同步信号延迟了既定相位的内部同步信号（Vsync_in）的周期内被指示计数动作的期间内将读出时钟信号（CLKrd）计数，生成读出地址，前述读出时钟信号具有比写入时钟信号高的频率。由此，容易实现用于相比于写入速度使读出速度高速化的写入地址计数器和读出地址计数器的增加动作的控制。〔3〕＜写入控制回路和读出控制回路＞在技术方案2中，存取电路具有写入控制回路（30）和读出控制回路（31），前述写入控制回路与前述写入地址计数器的前述写入时钟信号的计数循环同步，产生利用前述写入地址的写入动作循环，前述读出控制回路与前述读出地址计数器的前述读出时钟信号的计数循环同步，产生利用前述读出地址的读出动作循环。前述缓冲存储器在每个前述写入动作循环进行对应于前述本文档来自技高网...

【技术保护点】
一种缓冲存储器装置，其特征在于，具有缓冲存储器和存取电路，前述缓冲存储器与既定周期的外部同步信号同步，在块单元中数据被供给，前述存取电路将在前述块单元中被供给的数据依次写入前述缓冲存储器，将被写入的数据以比写入速度快的速度读出，前述存取电路具有写入地址计数器、读出地址计数器、地址寄存器，前述写入地址计数器环绕地依次生成用于前述缓冲存储器的写入的写入地址，前述读出地址计数器环绕地依次生成用于前述缓冲存储器的读出的读出地址，前述地址寄存器将写入开始地址在每个前述块单元依次更新来保持，前述写入开始地址用于写入前述缓冲存储器的前述块单元的起始数据的写入,前述读出地址计数器将用于从前述缓冲存储器读出前述块单元的起始数据的读出开始地址作为前述地址寄存器保持的前述写入开始地址。

【技术特征摘要】
2015.12.04 JP 2015-2371271.一种缓冲存储器装置，其特征在于，具有缓冲存储器和存取电路，前述缓冲存储器与既定周期的外部同步信号同步，在块单元中数据被供给，前述存取电路将在前述块单元中被供给的数据依次写入前述缓冲存储器，将被写入的数据以比写入速度快的速度读出，前述存取电路具有写入地址计数器、读出地址计数器、地址寄存器，前述写入地址计数器环绕地依次生成用于前述缓冲存储器的写入的写入地址，前述读出地址计数器环绕地依次生成用于前述缓冲存储器的读出的读出地址，前述地址寄存器将写入开始地址在每个前述块单元依次更新来保持，前述写入开始地址用于写入前述缓冲存储器的前述块单元的起始数据的写入,前述读出地址计数器将用于从前述缓冲存储器读出前述块单元的起始数据的读出开始地址作为前述地址寄存器保持的前述写入开始地址。2.如权利要求1所述的缓冲存储器装置，其特征在于，前述写入地址计数器在每个前述外部同步信号的周期内被指示计数动作的期间内将写入时钟信号计数，生成写入地址，前述读出地址计数器在每个相对于前述外部同步信号延迟了既定相位的内部同步信号的周期内被指示计数动作的期间内将读出时钟信号计数，生成读出地址，前述读出时钟信号具有比写入时钟信号高的频率。3.如权利要求2所述的缓冲存储器装置，其特征在于，存取电路具有写入控制回路和读出控制回路，前述写入控制回路与前述写入地址计数器的前述写入时钟信号的计数循环同步，产生利用前述写入地址的写入动作循环，前述读出控制回路与前述读出地址计数器的前述读出时钟信号的计数循环同步，产生利用前述读出地址的读出动作循环，前述缓冲存储器在每个前述写入动作循环进行对应于前述写入地址的写入存取地址的写入动作，在每个前述读出动作循环进行对应于前述读出地址的读出存取地址的读出动作。4.如权利要求2所述的缓冲存储器装置，其特征在于，前述地址寄存器将应答于前述计数动作的指示来开始计数动作的前述写入地址计数器的计数初始值作为写入开始地址来锁存。5.如权利要求4所述的缓冲存储器装置，其特征在于，前述读出地址计数器与前述内部同步信号同步地将前述地址寄存器的写入开始地址作为前述读出开始地址来预设。6.如权利要求1所述的缓冲存储器装置，其特征在于，前述存取电路还具有能够改写设定值的环绕值寄存器，前述写入地址计数器在其计数值到达前述环绕值寄存器的设定值的情况下将该计数值返回至初始值，前述读出地址计数器在其计数值到达前述环绕值寄存器的设定值的情况下将该计数值返回至初始值。7.如权利要求6所述的缓冲存储器装置，其特征在于，前述环绕值寄存器的设定值的对应于前述缓冲存储器的存储容量的值被设为上限值。8.一种显示驱动装置，其特征在于，具有缓冲存储器、存取电路和驱动回路，前述缓冲存储器与既定周期的外部帧同步信号同步，...

【专利技术属性】
技术研发人员：森本弘，益满兼宽，
申请(专利权)人：辛纳普蒂克斯日本合同会社，
类型：发明
国别省市：日本,JP