一种总线保持器及电子装置制造方法及图纸

本发明专利技术提供了一种总线保持器及电子装置，该总线保持器包括：第一上拉电路，所述上拉电路包括串联连接的第一开关和第二开关；第一下拉电路，所述下拉电路包括串联连接的第三开关和第四开关；以及与所述第三开关串联连接的第五开关以及与所述第四开关串联连接的第六开关，其中，所述第五开关的源极与所述第一开关的源极相连接，并且所述第六开关的源极与所述第四开关的源极相连接。该总线保持器使用了更少的MOSFET获得了更多的功能，可以进行总线保持验证，利用上拉和下拉控制管脚来切换总线保持器，并且可以应用于I/O电路并可以大规模生产。

Bus retainer and electronic device

The invention provides a bus holder and an electronic device, the bus holder includes a first pull-up circuit and the pull-up circuit comprises a first switch and a second switch connected; the first pull-down circuit, a pull-down circuit comprises a series of third and fourth switches connected; and fifth switch connected in series with the the third switch and sixth switch connected in series with the fourth switch, the fifth switch and the source electrode of the first switch source electrode connected, and the source of the sixth switch and the fourth switch source electrode connection. The bus holder uses less MOSFET more function, can bus maintain verification by pull-up and pull-down control to switch the bus holder pin, and can be used in I/O circuit and mass production.

【技术实现步骤摘要】
一种总线保持器及电子装置
本专利技术涉及电子电路领域，具体而言涉及一种总线保持器及电子装置。
技术介绍
总线保持器是通过反相器对来自输出信号的输入端口的正反馈，其形成了双稳态电路(锁存的)。总线保持器被用于防止如下情形：当其连接至三态网络时，互补金属氧化物半导体CMOS门输入得到浮动值。另外，门中的两个晶体管应当被打开，由此电源和地将被短路，这将毁坏CMOS门。总线保持器通过将输入上拉至网络上最后一个有效的逻辑水平(0或1)来防止这种情形。这种电路通常与三态网络并行地布置在一起。图1示出了现有技术中的一种总线保持器。如图1所示，其示出了简化的示意图，其中，Q1Q2和Q3Q4是两个反相器。点1是输入信号，点4、5是输出信号，其通过点2、3来返回至输入。图2至图3示出了现有技术中的另一种总线保持器的示意图。如图2所示，该总线保持电路由两个反相器(I1和I2)串联连接而成，并且通过总线与一系列驱动器和对应的逻辑电路相连接。如图3所示，具体地示出了总线保持电路的内部结构，其包括由开关15和17组成的上拉电路和由开关11和13组成的下拉电路。该总线保持器结构可被用于防止将电源和地短路(这将由于将输入拉至网络上的最后有效逻辑水平(0或1)而损坏CMOS门)。该结构仅具有总线保持功能，并且不能直接插入到I/O设计中。I/O设计希望通过额外的控制管脚来获得四个状态，并且将其中一个状态用作总线保持功能。因此，需要提供一种总线保持器，以至少部分地解决上面提到的问题。
技术实现思路
针对现有技术的不足，本专利技术提出一种总线保持器，在本专利技术中，相比传统方法使用了更少的MOSFET获得了更多的功能，可以进行总线保持验证，利用上拉和下拉控制管脚来切换总线保持器，并且可以应用于I/O电路并可以大规模生产。本专利技术的实施例提供一种总线保持器，该总线保持器包括：第一上拉电路，所述上拉电路包括串联连接的第一开关和第二开关；第一下拉电路，所述下拉电路包括串联连接的第三开关和第四开关；以及与所述第三开关串联连接的第五开关以及与所述第四开关串联连接的第六开关，其中，所述第五开关的源极与所述第一开关的源极相连接，并且所述第六开关的源极与所述第四开关的源极相连接。示例性地，所述总线保持器还包括第二上拉电路，由所述第二上拉电路输入上拉控制信号并且所述第二上拉电路的一端与所述第五开关的源极相连接。示例性地，所述总线保持器还包括第二下拉电路，由所述第二下拉电路输入下拉控制信号，并且所述第二下拉电路的一端与所述第六开关的源极相连接。示例性地，所述总线保持器还包括上拉/下拉电路，所述上拉/下拉电路的一端与所述第二上拉电路相连接，并且所述上拉/下拉电路的另一端与所述第二下拉电路相连接。示例性地，所述第二上拉电路包括串联连接的第七开关和第八开关，以及并联连接的第九开关和第十开关，其中所述第七开关的源极与所述第九开关的源极相连接。示例性地，第二下拉电路包括串联连接的第十一开关和第十二开关，以及串联连接的第一电阻和第二电阻，其中，所述第十一开关与所述第二电阻串联连接。示例性地，所述上拉/下拉电路包括串联连接的第十三开关和第十四开关，串联连接的第十五开关和第十六开关，以及并联连接的第十七开关和第十八开关，其中，所述第十三开关的漏极与所述第十五开关的栅极相连接，所述第十五开关的源极与所述第十七开关的源极相连接，并且其中所述第十四开关的源极与所述第十六开关的源极相连接，第十七开关的漏极与第十三开关的漏极相连接。本专利技术的另一实施例提供一种电子装置，其包括上述总线保持器。本专利技术提出一种应用于高级技术的总线保持器，这种新型的总线保持器电路由可插入到I/O电路中的组合逻辑电路所生成。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1为现有技术中的一种总线保持器的示意图；图2为现有技术中的另一种总线保持器的示意图；图3为现有技术中的另一种总线保持器的示意图；图4为根据本专利技术的某些实施例中的一种总线保持器的示意图；图5为根据本专利技术的实施例的总线保持器的工作状态的示意图；图6为根据本专利技术的实施例的总线保持器的技术参数的示意图；图7为根据本专利技术的实施例的总线保持器的I/V掩蔽的示意图；以及图8为根据本专利技术的实施例的总线保持器的仿真结果的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本专利技术的技术方案。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。实施例一本专利技术的一个实施例提供一种总线保持器。该总线保持器可以由可插入到I/O电路中的组合逻辑电路所生成。下面，参照图4至图8来具体描述本专利技术的实施例的一种总线保持器。其中，图4为根据本专利技术的某些实施例中的一种总线保持器的示意图。本专利技术实施例的总线保持器，包括：第一上拉电路，所述上拉电路包括串联连接的第一开关和第二开关；第一下拉电路，所述下拉电路包括串联连接的第三开关和第四开关；以及与所述第三开关串联连接的第五开关以及与所述第四开关串联连接的第六开关，其中，所述第五开关的源极与所述第一开关的源极相连接，并且所述第六开关的源极与所述第四开关的源极相连接。如图1所示，本实施例的总线保持器(图中所示“D”)主要由三部分组成，第一部分为第一上拉电路，所述上拉电路包括串联连接的第一开关和第二开关；第二部分为第一下拉电路，所述下拉电路包括串联连接的第三开关(图中所示“2”)和第四开关(图中所示“3”)；以及第三部分为与所述第三开关串联连接的第五开关(图中所示“1”)以及与所述第四开关串联连接的第六开关(图中所示“4”)，其中，所述第五开关的源极与所述第一开关的源极相连接，并且所述第六开关的源极与所述第四开关的源极相连接。示例性地，“1”和“2”为P沟道金属氧化物半导体PMOS，并且“3”和“4”为N沟道金属氧化物半导体NMOS。第一开关为PMOS，第二开关为NMOS。其中第五开关的源极接VDD，并且第六开关的源极接VSS。输出电压VOUT位于第一开关的栅极处。“1”的栅极本文档来自技高网...

【技术保护点】
一种总线保持器，其特征在于，所述总线保持器包括：第一上拉电路，所述上拉电路包括串联连接的第一开关和第二开关；第一下拉电路，所述下拉电路包括串联连接的第三开关和第四开关；以及与所述第三开关串联连接的第五开关以及与所述第四开关串联连接的第六开关，其中，所述第五开关的源极与所述第一开关的源极相连接，并且所述第六开关的源极与所述第四开关的源极相连接。

【技术特征摘要】
1.一种总线保持器，其特征在于，所述总线保持器包括：第一上拉电路，所述上拉电路包括串联连接的第一开关和第二开关；第一下拉电路，所述下拉电路包括串联连接的第三开关和第四开关；以及与所述第三开关串联连接的第五开关以及与所述第四开关串联连接的第六开关，其中，所述第五开关的源极与所述第一开关的源极相连接，并且所述第六开关的源极与所述第四开关的源极相连接。2.如权利要求1所述的总线保持器，其特征在于，所述总线保持器还包括第二上拉电路，由所述第二上拉电路输入上拉控制信号并且所述第二上拉电路的一端与所述第五开关的源极相连接。3.如权利要求2所述的总线保持器，其特征在于，所述总线保持器还包括第二下拉电路，由所述第二下拉电路输入下拉控制信号，并且所述第二下拉电路的一端与所述第六开关的源极相连接。4.如权利要求3所述的总线保持器，其特征在于，所述总线保持器还包括上拉/下拉电路，所述上拉/下拉电路的一端与所述第二上拉电路相连接，并且所述上拉/下拉...

【专利技术属性】
技术研发人员：卢斌，王俊，刘毅，马莹，程惠娟，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31