一种多配置模式数据采集电路板制造技术

一种多配制模式数据采集电路板，涉及高速实时数据采集领域，包括用户接口模块、信号理调模块、高速ADC模块、FPGA模块和电源模块，所述用户接口模块、信号理调模块和高速ADC模块依次连接且设置于一块子电路板，所述FPGA模块和电源模块设置于一块母电路板，所述高速ADC模块的输出连接FPGA模块的输入，电源模块用于为子电路板和母电路板供电。本发明专利技术适用于不同的配置模式，降低用户故障维护和更新成本。

A multi configuration mode data acquisition circuit board

A preparation mode data acquisition board to high-speed real-time data acquisition, including the user interface module, signal processing module, adjustable high-speed ADC module, FPGA module and power supply module, the user interface module, signal processing module and ADC high-speed transfer module are connected in sequence and arranged on a sub circuit board, the FPGA module and power supply module is arranged on a main circuit board, wherein the output speed ADC module connected to the FPGA input module, power supply module used for supplying power to the sub circuit board and the mother board. The invention is suitable for different configuration modes, thereby reducing user failure maintenance and updating cost.

【技术实现步骤摘要】
一种多配置模式数据采集电路板
本专利技术涉及高速实时数据采集领域，具体来讲涉及一种多配制模式数据采集电路板。
技术介绍
在高速实时数据监测及信号处理系统中，通常对基于高速ADC(AnalogDigitalConverter，模-数转器)加FPGA(Field-ProgrammableGateArray，现场可编程门阵列)硬件架构的数据采集板有着很大的需求，例如多通道模拟数据实时处理。这类数据采集板通常会使用多个高速ADC芯片，将多路并行的模拟信号转化为多路并行的数字信号，然后使用高速收发设备，如FPGA芯片来接收并行的数字信号，并对其进行算法处理，再将处理后的数据经由高速总线如PCI-E(PeripheralComponentInterconnectExpress快速外设组件互连标准)传输至上位机。由于应用的场景不用，对前端数据采集的硬件接口类型、ADC的精度和采样率以及通道数的要求都不同，例如常用前端接口类型有BNC(BayonetNutConnector，板扣配合型连接器)，SMA(SubMiniatureversionA，SMA反级性公头)等，ADC精度要求有8/10/12/14/16位等，通道数要求有1/2/4/8/16等，因此不同的应用场景对数据采集板的硬件配置要求不同。现有的数据采集板是一整块电路板，上面设置前端接口和ADC等模块，根据不同的应用场景，需要对应制成多种不同类型的数据采集板，硬件定制化要求高，需要更高级的模块时，电路板也不能灵活升级，当面对不同的数据接口时，或者是一旦某个模块出现故障，必须更换整块数据采集板，用户故障维护和更新成本高。
技术实现思路
针对现有技术中存在的缺陷，本专利技术的目的在于提供一种多配制模式数据采集电路板，适用于不同的配置模式，降低用户故障维护和更新成本。为达到以上目的，本专利技术采取一种多配制模式数据采集电路板，包括用户接口模块、信号理调模块、高速ADC模块、FPGA模块和电源模块，所述用户接口模块、信号理调模块和高速ADC模块依次连接且设置于一块子电路板，所述FPGA模块和电源模块设置于一块母电路板，所述高速ADC模块的输出连接FPGA模块的输入，电源模块用于为子电路板和母电路板供电。在上述技术方案的基础上，所述子电路板设有与高速ADC模块连接的子板连接器，母电路板设有与FPGA模块连接的母板连接器，且子板连接器与母板连接器相连。在上述技术方案的基础上，所述子板连接器与母板连接器通过公母匹配插接相连，或者子板连接器与模板连接器之间通过柔性线路相连。在上述技术方案的基础上，所述子板连接器和母板连接器的单根引脚通过的信号速率，要大于最高等级高速ADC型号的时钟速率。在上述技术方案的基础上，所述子板连接器和母板连接器各自的引脚数大于最高等级子电路板的高速ADC模块的数据引脚、配置引脚、供电引脚、以及信号理调模块供电引脚之和在上述技术方案的基础上，所述子板连接器和母板连接器的电源传送功率分别大于最高等级子电路板的功耗。在上述技术方案的基础上，所述FPGA模块按照子电路板上最高等级的高速ADC模块的ADC数据信号做阻抗匹配及PCB走线等长匹配。在上述技术方案的基础上，所述FPGA模块接收来自子电路板的数据信号数大于等于最高等级子电路板的高速ADC模块的数据引脚和配置引脚之和。在上述技术方案的基础上，所述FPGA模块接收数据信号的Bank参考电压通过硬件开关选择。在上述技术方案的基础上，所述母电路板包括时钟模块、存储模块和高速总线接口模块，时钟模块和存储模块均与所述FPGA模块相连，FPGA模块还连接电源模块和高速总线接口模块，高速总线接口模块连接外部上位机。本专利技术的有益效果在于：多配制模式数据采集电路板由子电路板和母电路板连接组成，子电路板包含用户接口模块和高速ADC模块，即包含数据接口和数据采集等功能，母电路板包括处理数据的FPGA模块，面对不同应用场景，用户可以选择不同的子电路板与母电路板对接，子电路板适应不同数据接口的需求，硬件设计扩展性高、应用灵活；一旦出现模块损坏，也可以单独更换损坏模块所在的电路板，用户故障维护和更新成本降低。另外，子板连接器和母板连接器各自的引脚分别大于最高等级电路板上高速ADC模块的相关引脚之和，两个连接器的电源传送功率分别大于最高等级子电路板的功耗，因此无论子电路板上高速ADC模块是什么等级，与子电路板连接的母电路板都能良好的通信，适用于不同的配置模式。附图说明图1为本专利技术实施例多配制模式数据采集电路板的结构示意图。附图标记：子电路板1，用户接口模块11，信号理调模块12，高速ADC模块13，子板连接器14；母电路板2，母板连接器21，FPGA模块22，时钟模块23，存储模块24，电源模块25，高速总线接口模块26。具体实施方式以下结合附图及实施例对本专利技术作进一步详细说明。如图1所示，本专利技术多配制模式数据采集电路板，包括子电路板1和母电路板2，子电路板1包括依次连接的用户接口模块11、信号理调模块12、高速ADC模块13，母电路板2包括FPGA模块22和电源模块25，所述高速ADC模块13的输出连接FPGA模块22的输入，FPGA模块22连接电源模块25。具体的，子电路板1设有与高速ADC模块13连接的子板连接器14，母电路板2设有与FPGA模块22连接的母板连接器21，且子板连接器14与母板连接器21相连。所述子板连接器14与母板连接器21之间可以通过公母匹配插接相连，即板到板钢性连接；也可以通过柔性线路相连，即板到线柔性连接。具体的，母电路板2还包括时钟模块23、存储模块24和高速总线接口模块26，时钟模块23和存储模块24均与所述FPGA模块22相连；FPGA模块22还高速总线接口模块26，高速总线接口模块26用来连接外部上位机。具体的，子板连接器14和母板连接器21各自的单根引脚，可以通过的信号速率要大于子电路板1中最高等级高速ADC模块13的时钟速率；每个连接器的引脚数，要大于最高等级子电路板的高速ADC模块的数据引脚、配置引脚、供电引脚、以及信号理调模块供电引脚之和；并且，每个连接器电源传送功率分别大于最高等级子电路板1的功耗。因此，无论高速ADC模块是什么型号，母电路板2能够与子电路板1相连并很好的接收来自高速ADC模块13的数据信号。其次，所述FPGA模块22用于接收从子电路板1输入的高速ADC数据信号，需要按照子电路板1上最高等级的高速ADC模块13的ADC数据信号做阻抗匹配及PCB走线等长匹配。FPGA模块22接收来自子电路板1的数据信号数大于等于最高等级高速ADC模块13的数据引脚和配置引脚之和。所述FPGA模块22接收数据信号的Bank参考电压可以通过硬件开关来选择供电电压。本专利技术在数据在数据采集过程中，外部数据通过用户接口模块11进入到子电路板1，通常用户接口模块11由射频连接器及匹配线路组成，用来匹配接入用户端输送过来的模拟信号。然后信号理调模块12将输入的模拟信号放大到适当的幅度，并过滤掉干扰信号，通常信号理调模块12由高带宽运算放大器及滤波电路组成。放大且过滤后的模拟信号输入高速ADC模块13，高速ADC模块13包括ADC芯片及其配置电路，将模拟信号转换成为多路并行数据信号，通过子板连接器14和母本文档来自技高网...

【技术保护点】
一种多配制模式数据采集电路板，包括用户接口模块、信号理调模块、高速ADC模块、FPGA模块和电源模块，其特征在于：所述用户接口模块、信号理调模块和高速ADC模块依次连接且设置于一块子电路板，所述FPGA模块和电源模块设置于一块母电路板，所述高速ADC模块的输出连接FPGA模块的输入，电源模块用于为子电路板和母电路板供电。

【技术特征摘要】
1.一种多配制模式数据采集电路板，包括用户接口模块、信号理调模块、高速ADC模块、FPGA模块和电源模块，其特征在于：所述用户接口模块、信号理调模块和高速ADC模块依次连接且设置于一块子电路板，所述FPGA模块和电源模块设置于一块母电路板，所述高速ADC模块的输出连接FPGA模块的输入，电源模块用于为子电路板和母电路板供电。2.如权利要求1所述的多配制模式数据采集电路板，其特征在于：所述子电路板设有与高速ADC模块连接的子板连接器，母电路板设有与FPGA模块连接的母板连接器，且子板连接器与母板连接器相连。3.如权利要求2所述的多配制模式数据采集电路板，其特征在于：所述子板连接器与母板连接器通过公母匹配插接相连，或者子板连接器与模板连接器之间通过柔性线路相连。4.如权利要求2所述的多配制模式数据采集电路板，其特征在于：所述子板连接器和母板连接器的单根引脚通过的信号速率，要大于最高等级高速ADC型号的时钟速率。5.如权利要求2所述的多配制模式数据采集电路板，其特征在于：所述子板连接器和母板连接器各自的引脚数大于最高...

【专利技术属性】
技术研发人员：江风，
申请(专利权)人：武汉邮电科学研究院，
类型：发明
国别省市：湖北,42