一种机载记录系统时间同步方法技术方案

本发明专利技术提供了一种机载记录系统时间同步方法，所采用的机载记录系统包括主控制模块和多个信号采集模块，机载记录系统时间同步方法首先由所述主控制模块生成启动信号、时钟信号和时间信息，再由所述多个信号采集模块接收主控制模块产生的启动信号、时钟信号和时间信息，并进行本地时间修正。本发明专利技术提出的时间同步方法，采用软硬件结合同时采用统一分频控制的方法，主处理模块为各模块周期性授时，数据的时间同步精度较高，且方便统一管理各模块数据时间同步精度和信号采集精度，数据适合机载飞行数据采集记录应用。

【技术实现步骤摘要】

本专利技术属于航空电子
，具体涉及一种飞机飞行数据记录系统内各信号采集模块间时间同步的方法。
技术介绍
在航空电子领域，飞行数据的采集、记录处理都需要数据具有较高的时间相关性。现有技术中一般的飞行数据采集系统，都是由主控制模块和各类信号的采集模块组成，在飞行数据采集过程中，每个信号采集模块独立按照各自内部时间进行数据采集，再为数据加入本模块的时间信息，且各信号采集模块与主控制模块之间只有在系统上电或收到特殊指令时才进行时间信息交互，由于各信号采集模块间的时钟精度可能不同，系统长时间运行以后，会导致各模块间的内部时间的累积误差逐渐增大。
技术实现思路
为了对满足机载飞行数据记录的高时间相关性要求，本专利技术提出一种机载记录系统时间同步方法。考虑到现有技术的上述问题，根据本专利技术公开的一个方面，本专利技术采用以下技术方案：一种机载记录系统时间同步方法，所采用的机载记录系统包括主控制模块和多个信号采集模块，其中主控制模块包括FPGA/CPLD、CPU、时间驱动器、并行总线驱动器和时钟电路，每个信号采集模块包括FPGA/CPLD、CPU和双口RAM；所述机载记录系统时间同步方法包括以下步骤：(1)由所述主控制模块生成启动信号、时钟信号和时间信息：(1.1)所述主控制模块的FPGA/CPLD将时钟电路生成的原始时钟信号经过分频，生成分发给各个信号采集模块的统一时钟信号；(1.2)所述主控制模块的FPGA/CPLD生成统一的启动信号；(1.3)所述主控制模块的CPU产生时间精度为1ms的时间信息；(1.4)所述时钟信号、启动信号通过时间驱动器发往各个信号采集模块；(1.5)所述时间信息通过并行总线驱动器发往各个信号采集模块；(2)由所述多个信号采集模块接收主控制模块产生的启动信号、时钟信号和时间信息，并进行本地时间修正：(2.1)各个信号采集模块的FPGA/CPLD接收主控制模块产生的启动信号、时钟信号作为本地时钟，控制采集数据精度，同时将本地时钟发送给每个信号采集模块的CPU；(2.2)各个信号采集模块的双卡RAM接收主控制模块产生的时间信息，并将时间信息发送至每个信号采集模块的CPU；(2.3)各个信号采集模块的CPU接收FPGA/CPLD和双口RAM发来的启动信号、时钟信号和时间信息，完成各个信号采集模块的时间校准。本专利技术提出的机载记录系统时间同步方法，采用软硬件结合同时采用统一分频控制的方法，主处理模块为各模块周期性授时，数据的时间同步精度较高，且方便统一管理各模块数据时间同步精度和信号采集精度，数据适合机载飞行数据采集记录应用。附图说明图1为本专利技术各模块间信号传输示意图。具体实施方式下面结合实施例对本专利技术作进一步地详细说明，但本专利技术的实施方式不限于此。参见附图1，一种机载记录系统时间同步方法，所采用的机载记录系统包括主控制模块和多个信号采集模块，其中主控制模块包括FPGA/CPLD、CPU、时间驱动器、并行总线驱动器和时钟电路，每个信号采集模块包括FPGA/CPLD、CPU和双口RAM；所述机载记录系统时间同步方法包括以下步骤：(1)由所述主控制模块生成启动信号、时钟信号和时间信息：(1.1)所述主控制模块的FPGA/CPLD将时钟电路生成的原始时钟信号经过分频，生成分发给各个信号采集模块的统一时钟信号；(1.2)所述主控制模块的FPGA/CPLD生成统一的启动信号；(1.3)所述主控制模块的CPU产生时间精度为1ms的时间信息；(1.4)所述时钟信号、启动信号通过时间驱动器发往各个信号采集模块；(1.5)所述时间信息通过并行总线驱动器发往各个信号采集模块；(2)由所述多个信号采集模块接收主控制模块产生的启动信号、时钟信号和时间信息，并进行本地时间修正：(2.1)各个信号采集模块的FPGA/CPLD接收主控制模块产生的启动信号、时钟信号作为本地时钟，控制采集数据精度，同时将本地时钟发送给每个信号采集模块的CPU；(2.2)各个信号采集模块的双卡RAM接收主控制模块产生的时间信息，并将时间信息发送至每个信号采集模块的CPU；(2.3)各个信号采集模块的CPU接收FPGA/CPLD和双口RAM发来的启动信号、时钟信号和时间信息，完成各个信号采集模块的时间校准。本专利技术中由主控制模块的FPGA(或CPLD等可编程逻辑器件)统一生成时钟信号和启动信号，CPU统一产生精度为1ms的时间信息，时钟信号和启动信号通过时间驱动器、时间信息通过并行总线驱动器，发往各个信号采集模块进行时间同步控制。信号采集模块的FPGA利用主控制模块产生的时钟信号和启动信号作为本地时钟，并控制本模块的采集精度；信号采集模块的双口RAM接收主控制模块产生的时间信息，送往信号采集模块的CPU，同时，配合FPGA接收的时钟信号和启动信号完成模块内部时间校准，消除因各模块间本地时钟频率不同而导致的误差。在机载记录系统主控制模块统一生成时钟信号、启动信号和时间信息，发往各个信号采集模块；各信号采集模块通过主控制模块产生的时钟信号、启动信号和时间信息对本地时间进行校准，利用主控制模块产生的高频控制脉冲消除因各模块间本地时钟频率不同而导致的误差。这样可以进一步提高机载数据记录系统的数据采集时间精度，同时可以灵活调配各模块的时钟频率，改变各模块的采集精度。本文档来自技高网...

【技术保护点】
一种机载记录系统时间同步方法，所采用的机载记录系统包括主控制模块和多个信号采集模块，其中主控制模块包括FPGA/CPLD、CPU、时间驱动器、并行总线驱动器和时钟电路，每个信号采集模块包括FPGA/CPLD、CPU和双口RAM；所述机载记录系统时间同步方法包括以下步骤：(1)由所述主控制模块生成启动信号、时钟信号和时间信息：(1.1)所述主控制模块的FPGA/CPLD将时钟电路生成的原始时钟信号经过分频，生成分发给各个信号采集模块的统一时钟信号；(1.2)所述主控制模块的FPGA/CPLD生成统一的启动信号；(1.3)所述主控制模块的CPU产生时间精度为1ms的时间信息；(1.4)所述时钟信号、启动信号通过时间驱动器发往各个信号采集模块；(1.5)所述时间信息通过并行总线驱动器发往各个信号采集模块；(2)由所述多个信号采集模块接收主控制模块产生的启动信号、时钟信号和时间信息，并进行本地时间修正：(2.1)各个信号采集模块的FPGA/CPLD接收主控制模块产生的启动信号、时钟信号作为本地时钟，控制采集数据精度，同时将本地时钟发送给每个信号采集模块的CPU；(2.2)各个信号采集模块的双卡RAM接收主控制模块产生的时间信息，并将时间信息发送至每个信号采集模块的CPU；(2.3)各个信号采集模块的CPU接收FPGA/CPLD和双口RAM发来的启动信号、时钟信号和时间信息，完成各个信号采集模块的时间校准。...

【技术特征摘要】
1.一种机载记录系统时间同步方法，所采用的机载记录系统包括主控制模块和多个信号采集模块，其中主控制模块包括FPGA/CPLD、CPU、时间驱动器、并行总线驱动器和时钟电路，每个信号采集模块包括FPGA/CPLD、CPU和双口RAM；所述机载记录系统时间同步方法包括以下步骤：(1)由所述主控制模块生成启动信号、时钟信号和时间信息：(1.1)所述主控制模块的FPGA/CPLD将时钟电路生成的原始时钟信号经过分频，生成分发给各个信号采集模块的统一时钟信号；(1.2)所述主控制模块的FPGA/CPLD生成统一的启动信号；(1.3)所述主控制模块的CPU产生时间精度为1ms的时间信息；(1.4)所述时钟信号、启...

【专利技术属性】
技术研发人员：徐彤，刘磊，
申请(专利权)人：陕西千山航空电子有限责任公司，
类型：发明
国别省市：陕西;61