一种基于SDR的捷变多模多路收发装置制造方法及图纸

本发明专利技术公开了一种基于SDR的捷变多模多路收发装置。所述基于SDR的捷变多模多路收发装置包括上位机、显示单元、PCI总线数据收发单元、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块。其中，FPGA数字信号发生及接收解调分析模块用于实现多模式、多样式信号发生与接收解调分析功能，捷变多模多路收发模块用于实现多信号模式、多通联样式信号多路射频收发功能。本发明专利技术中的装置可以支持通用软件定义无线电应用、MIMO无线电、无线通信基站等无线通信信号收发场景，具有集成度高、一致性高、载波频率和带宽高、信号通联样式多、信号制式多、支持多入多出等优点。

【技术实现步骤摘要】

本专利技术属于无线信号传输
，具体涉及一种基于SDR的捷变多模多路收发装置，针对无线通信MIMO、无线通信信号衰落、无线通信信号制式、无线通信通联样式、无线通信载波频段等进行无线通信信号调制发射和接收解调分析。
技术介绍
软件无线电是一种新型的无线电体系结构，它通过硬件和软件的结合使无线网络和用户终端具有可重配置能力。软件无线电提供了一种建立多模式、多频段、多功能无线设备的有效而且经济的解决方案，可以通过软件升级实现提高。软件无线电可以使整个系统采用动态的软件编程对设备特性进行重配置，完成不同功能。软件定义无线电SDR被定义为是这样一种无线电，即其接收端的数字化是在天线后面的某一级，比如在宽带滤波、低噪声放大器和用来把射频信号下变频到中频的混频器及其中频放大器/滤波器等级联部件的后端进行的，对于发射机的数字化则正好相反，无线电的各种功能特性是由灵活可重构的数字信号处理中的软件来实现。当前的捷变多模多路收发装置主要基于离散方案搭建的平台。第一种方案为：发射方案为在FPGA内部进行数字正交基带信号发生，并分别进行FIR滤波、插值滤波等数字信号处理提高数据速率，然后通过数模转换和重构滤波实现正交基带信号，再与宽带射频本振信号进行正交调制产生射频载波调制信号，通过分路电路产生多路载波调制信号，对多路载波调制信号分别进行滤波、信号调理、功率放大和天线实现多路信号无线发射。接收方案为多路信号分别通过接收信号调理电路进行滤波和低噪声放大，然后通过合路电路实现信号合路，合路信号与射频宽带解调本振信号通过正交解调电路将调制信号解调为正交基带信号，正交基带信号分别经过模数转换和滤波处理产生数字基带信号，数字基带信号再输出到FPGA，在FPGA内部进行数字基带信号解调分析处理。本方案的主要缺点在于采用大量的分立式模拟器件构建电路，设计实现方案相对复杂，使用元器件较多，占用空间大，一致性较低，可靠性相对较低。正交调制电路中存在的基带信号DAC增益不匹配和相位不匹配，正交调制器基带增益不匹配和相位不匹配，正交调制器本振信号增益不匹配和相位不匹配，重构滤波器增益不匹配和相位不匹配，端接电阻增益不匹配，PCB走线增益不匹配和相位不匹配等因素均会影响射频载波调制信号的指标。第二种方案为：发射方案为在FPGA内部进行数字正交基带信号发生，数字上变频正交调制产生数字中频载波调制信号，通过FIR滤波、插值滤波等数字信号处理单元输出数字中频信号到高性能数模转换电路进行采样和重构滤波产生中频信号，再通过宽带高频本振信号进行上变频产生射频宽带载波调制信号，再通过分路电路产生多路载波调制信号，对多路载波调制信号分别进行滤波、信号调理、功率放大和天线实现多路信号无线发射。接收方案为多路输入信号分别经过接收通路多路信号调理电路进行合路、低噪声放大，合路信号与射频解调本振电路产生的解调本振信号通过射频正交解调器将调制信号解调为正交基带信号，经过高性能模数转换电路进行采样和滤波处理输出到FPGA，在FPGA数字域进行数字信号处理和解调分析处理。本方案的主要缺点在于由于目前高性能DAC的采样频率偏低，并且高性能DAC和高性能ADC会使方案设计成本明显增加，同时由于FPGA的数字上变频本振频率也相对较低，无法直接进行高载波调制信号输出，FPGA内部处理高速数据信号在设计和信号处理上会消耗更多的资源，增加设计难度。载波调制信号只能采用数字中频方案，再通过宽带上变频方式覆盖更高载波频率，模拟电路设计方案会变得更复杂，带来更高的交调和杂散信号。由此可见，现有技术需要进一步改进。
技术实现思路
本专利技术的目的在于提出一种基于SDR的捷变多模多路收发装置，该装置具有硬件平台统一、通用性强、集成度高、一致性好、软件构件灵活、易于移植和重配置等优点。为了实现上述目的，本专利技术采用如下技术方案：一种基于SDR的捷变多模多路收发装置，包括上位机、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块；其中，FPGA数字信号发生及接收解调分析模块包括模拟电路和数字电路；模拟电路包括基带本振时钟发生单元和参考时钟单元，用于为FPGA提供系统工作时钟和捷变多模多路收发模块基带采样时钟；数字电路包括时钟处理单元、数字信号发生单元和数字信号接收解调分析单元；时钟处理单元采用DCM数字时钟管理器和DLL延迟锁相环技术锁定时钟并产生多路不同频率的时钟；数字信号发生单元通过将数据进行数据编码、相位映射、成形滤波、半带滤波和插值滤波处理，实现多制式数字基带信号数据发生；捷变多模多路收发模块包括发射单元和接收单元；捷变多模多路收发模块发射单元包括基带本振时钟发生单元插值时钟电路、捷变多模双路发射芯片和功率放大电路；基带本振时钟发生单元插值时钟电路采用Σ-Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号插值时钟；捷变多模双路发射芯片封装集成有双路基带信号成形滤波电路、插值滤波电路、数模转换及重构滤波电路、射频宽带调制本振发生电路、射频宽带正交调制电路、分路电路和信号调理电路；双路基带信号成形滤波电路和插值滤波电路用于接收数字信号发生单元发生的数字基带信号并进行成形滤波和插值滤波处理得到数字正交基带信号；数模转换及重构滤波电路用于将数字正交基带信号分别进行数模转换并抑制采样时钟和镜像信号产生模拟正交基带信号；模拟正交基带信号与射频宽带调制本振发生电路产生的本振信号在射频宽带正交调制电路进行正交调制产生载波调制信号；分路电路将载波调制信号一路分多路，分别输入到多路信号调理电路；信号调理电路使输出载波调制信号实现大幅度动态范围、小幅度步进；最后多路载波调制信号分别输出到功率放大电路；功率放大电路由多个功率放大芯片组成，用于配合信号调理电路幅度控制实现多路载波调制信号大功率输出；捷变多模多路收发模块接收单元包括基带本振时钟发生单元抽取时钟电路和捷变多模双路接收芯片；基带本振时钟发生单元抽取时钟电路采用Σ-Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号抽取时钟；捷变多模双路接收芯片封装集成有信号调理电路、合路电路、射频宽带解调本振发生电路、射频宽带正交解调电路、重构滤波及模数转换电路和抽取滤波电路；信号调理电路将接收到的无线射频调制信号分别进行滤波和低噪声放大处理并通过合路电路进行信号合路，合路信号与射频宽带解调本振发生电路产生的解调本振信号在射频宽带正交解调电路进行正交解调产生正交基带信号，然后通过重构滤波及模数转换电路对正交基带信号分别进行滤波和模数转换产生数字正交基带信号，再通过抽取滤波电路进行抽取滤波、半带滤波、FIR滤波，最后输出到数字信号接收解调分析单元；数字信号接收解调分析单元通过对接收到的数字正交基带信号进行载波同步、低通滤波、符号同步判决、并串转换，实现数字基带信号接收解调分析；上位机通过PCI总线与数字信号发生单元、数字信号接收解调分析单元分别连接。优选地，所述捷变多模双路发射芯片的双路基带信号成形滤波电路、插值滤波电路和数模转换及重构滤波电路分别采用FIR成形滤波器、半带滤波器、插值滤波器、数模转换器和重构滤波器，通过FIR成形滤波器、半带滤波器和插值滤波器对数字基带信号进行成形滤波和插值滤波，通过数模转换器和重构滤波器进行数模转换和重构滤波产生本文档来自技高网...

【技术保护点】
一种基于SDR的捷变多模多路收发装置，其特征在于，包括上位机、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块；其中，FPGA数字信号发生及接收解调分析模块包括模拟电路和数字电路；模拟电路包括基带本振时钟发生单元和参考时钟单元，用于为FPGA提供系统工作时钟和捷变多模多路收发模块基带采样时钟；数字电路包括时钟处理单元、数字信号发生单元和数字信号接收解调分析单元；时钟处理单元采用DCM数字时钟管理器和DLL延迟锁相环技术锁定时钟并产生多路不同频率的时钟；数字信号发生单元通过将数据进行数据编码、相位映射、成形滤波、半带滤波和插值滤波处理，实现多制式数字基带信号数据发生；捷变多模多路收发模块包括发射单元和接收单元；捷变多模多路收发模块发射单元包括基带本振时钟发生单元插值时钟电路、捷变多模双路发射芯片和功率放大电路；基带本振时钟发生单元插值时钟电路采用Σ‑Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号插值时钟；捷变多模双路发射芯片封装集成有双路基带信号成形滤波电路、插值滤波电路、数模转换及重构滤波电路、射频宽带调制本振发生电路、射频宽带正交调制电路、分路电路和信号调理电路；双路基带信号成形滤波电路和插值滤波电路用于接收数字信号发生单元发生的数字基带信号并进行成形滤波和插值滤波处理得到数字正交基带信号；数模转换及重构滤波电路用于将数字正交基带信号分别进行数模转换并抑制采样时钟和镜像信号产生模拟正交基带信号；模拟正交基带信号与射频宽带调制本振发生电路产生的本振信号在射频宽带正交调制电路进行正交调制产生载波调制信号；分路电路将载波调制信号一路分多路，分别输入到多路信号调理电路；信号调理电路使输出载波调制信号实现大幅度动态范围、小幅度步进；最后多路载波调制信号分别输出到功率放大电路；功率放大电路由多个功率放大芯片组成，用于配合信号调理电路幅度控制实现多路载波调制信号大功率输出；捷变多模多路收发模块接收单元包括基带本振时钟发生单元抽取时钟电路和捷变多模双路接收芯片；基带本振时钟发生单元抽取时钟电路采用Σ‑Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号抽取时钟；捷变多模双路接收芯片封装集成有信号调理电路、合路电路、射频宽带解调本振发生电路、射频宽带正交解调电路、重构滤波及模数转换电路和抽取滤波电路；信号调理电路将接收到的无线射频调制信号分别进行滤波和低噪声放大处理并通过合路电路进行信号合路，合路信号与射频宽带解调本振发生电路产生的解调本振信号在射频宽带正交解调电路进行正交解调产生正交基带信号，然后通过重构滤波及模数转换电路对正交基带信号分别进行滤波和模数转换产生数字正交基带信号，再通过抽取滤波电路进行抽取滤波、半带滤波、FIR滤波，最后输出到数字信号接收解调分析单元；数字信号接收解调分析单元通过对接收到的数字正交基带信号进行载波同步、低通滤波、符号同步判决、并串转换，实现数字基带信号接收解调分析；上位机通过PCI总线与数字信号发生单元、数字信号接收解调分析单元分别连接。...

【技术特征摘要】
1.一种基于SDR的捷变多模多路收发装置，其特征在于，包括上位机、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块；其中，FPGA数字信号发生及接收解调分析模块包括模拟电路和数字电路；模拟电路包括基带本振时钟发生单元和参考时钟单元，用于为FPGA提供系统工作时钟和捷变多模多路收发模块基带采样时钟；数字电路包括时钟处理单元、数字信号发生单元和数字信号接收解调分析单元；时钟处理单元采用DCM数字时钟管理器和DLL延迟锁相环技术锁定时钟并产生多路不同频率的时钟；数字信号发生单元通过将数据进行数据编码、相位映射、成形滤波、半带滤波和插值滤波处理，实现多制式数字基带信号数据发生；捷变多模多路收发模块包括发射单元和接收单元；捷变多模多路收发模块发射单元包括基带本振时钟发生单元插值时钟电路、捷变多模双路发射芯片和功率放大电路；基带本振时钟发生单元插值时钟电路采用Σ-Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号插值时钟；捷变多模双路发射芯片封装集成有双路基带信号成形滤波电路、插值滤波电路、数模转换及重构滤波电路、射频宽带调制本振发生电路、射频宽带正交调制电路、分路电路和信号调理电路；双路基带信号成形滤波电路和插值滤波电路用于接收数字信号发生单元发生的数字基带信号并进行成形滤波和插值滤波处理得到数字正交基带信号；数模转换及重构滤波电路用于将数字正交基带信号分别进行数模转换并抑制采样时钟和镜像信号产生模拟正交基带信号；模拟正交基带信号与射频宽带调制本振发生电路产生的本振信号在射频宽带正交调制电路进行正交调制产生载波调制信号；分路电路将载波调制信号一路分多路，分别输入到多路信号调理电路；信号调理电路使输出载波调制信号实现大幅度动态范围、小幅度步进；最后多路载波调制信号分别输出到功率放大电路；功率放大电路由多个功率放大芯片组成，用于配合信号调理电路幅度控制实现多路载波调制信号大功率输出；捷变多模多路收发模块接收单元包括基带本振时钟发生单元抽取时钟电路和捷变多模双路接收芯片；基带本振时钟发生单元抽取时钟电路采用Σ-Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号抽取时钟；捷变多模双路接收芯片封装集成有信号调理电路、合路电路、射频宽带解调本振发生电路、射频宽带正交解调电路、重构滤波及模数转换电路和抽取滤波电路；信号调理电路将接收到的无线射频调制信号分别进行滤波和低噪声放大处理并通过合路电路进行信号合路，合路信号与射频宽带解调本振发生电路产生的解调本振信号在射频宽带正交解调电路进行正交解调产生正交基带信号，然后通过重构滤波及模数转换电路对正交基带信号分别进行滤波和模数转换产生数字正交基带信号，再通过抽取滤波电路进行抽取滤波、半带滤波、FIR滤波，最后输出到数字信号接收解调分析单元；数字信号接收解调分析单元通过对接收到的数字正交基带信号进行载波同步、低通滤波、符号同步判决、并串转换，实现数字基带信号接收解调分析；上位机通过PCI总...

【专利技术属性】
技术研发人员：朱勇锋，陈应兵，吴恒奎，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：山东;37