一种外围总线APB总线桥制造技术

本发明专利技术实施例公开了一种外围总线APB总线桥，设置在互联矩阵与从设备之间，第一时钟与第二时钟为同步时钟，且频率比为正整数N，当主设备通过互联矩阵上工作在第一时钟的APB接口经由APB总线桥对工作在第二时钟上的从设备进行读/写操作时，由于设置了置起间隔为N个第一时钟周期，有效时间为1个第一时钟周期的时钟使能信号，APB总线桥中的APB请求缓存模块与APB请求输出模块之间的寄存器到寄存器的时序路径长度保持为一个第二时钟周期，即N个第一时钟周期，这样，该时序路径就为多周期路径，降低了后端的实现难度，且使得APB总线桥能够在时钟频率比为任意整数的两个同步时钟之间进行转换，提高了前端的设计效率。

【技术实现步骤摘要】

本专利技术涉及芯片设计领域，尤其涉及一种外围总线APB总线桥。
技术介绍
片上集成系统(SoC)一般包括多个功能模块，如CPU(处理器)、DMA(DirectMemoryAccess，存储器直接访问)、GPU(GraphicProcessingUnit，图形处理器)、高速接口模块、多媒体模块等。各个功能模块都可以经由CPU访问修改其内部的控制寄存器来控制模块乃至整个芯片系统的运行。图1为现有技术中的SoC系统的典型系统架构示意图，参见图1所示，SoC系统涉及总线互联的部分，包括主设备，如CPU、DMA、或者其他端口总线为AXI(AdvancedeXtensibleInterface)或者AHB(AdvancedHighperformanceBus)等协议类型的主设备，主设备的个数取决于不同芯片的应用需求；从设备，如端口总线为AXI总线、AHB或者外围总线(APB，AdvancedPeripheralBus)等协议类型的从设备，从设备的个数也取决于不同芯片的应用需求；互联矩阵，实现对主设备的读/写请求的路由仲裁、总线协议转换、总线位宽转换、跨时钟处理等功能。一般来说，CPU访问配置从本文档来自技高网...

【技术保护点】
一种外围总线APB总线桥，其特征在于，所述APB总线桥设置在互联矩阵与从设备之间，主设备能够通过所述互联矩阵上的工作在第一时钟的APB接口经由所述APB总线桥对工作在第二时钟上的所述从设备进行读/写操作，所述第一时钟与所述第二时钟为同步时钟，且频率比为N，N为正整数；所述APB总线桥包括：APB请求缓存模块、APB请求输出模块、APB响应缓存模块及APB响应输出模块；其中，所述APB请求缓存模块，用于基于时钟使能信号，分别对输入的第一时钟侧的APB读/写请求信号、第一时钟侧的片选信号及第一时钟侧的使能信号在第一时钟上进行缓存，输出缓存后的第一时钟侧的APB读/写请求信号、缓存后的第一时钟侧的片...

【技术特征摘要】
1.一种外围总线APB总线桥，其特征在于，所述APB总线桥设置在互联矩阵与从设备之间，主设备能够通过所述互联矩阵上的工作在第一时钟的APB接口经由所述APB总线桥对工作在第二时钟上的所述从设备进行读/写操作，所述第一时钟与所述第二时钟为同步时钟，且频率比为N，N为正整数；所述APB总线桥包括：APB请求缓存模块、APB请求输出模块、APB响应缓存模块及APB响应输出模块；其中，所述APB请求缓存模块，用于基于时钟使能信号，分别对输入的第一时钟侧的APB读/写请求信号、第一时钟侧的片选信号及第一时钟侧的使能信号在第一时钟上进行缓存，输出缓存后的第一时钟侧的APB读/写请求信号、缓存后的第一时钟侧的片选信号及缓存后的第一时钟侧的使能信号，其中，所述第一时钟侧的APB读/写请求信号、所述第一时钟侧的片选信号及所述第一时钟侧的使能信号是由所述互联矩阵传递过来的，所述时钟使能信号的置起间隔为N个第一时钟周期，且有效时间为一个第一时钟周期，用于控制所述APB请求缓存模块与所述APB请求输出模块之间的寄存器到寄存器的时序路径长度保持为一个第二时钟周期；所述APB请求输出模块，用于分别对输入的所述缓存后的第一时钟侧的APB读/写请求信号、所述缓存后的第一时钟侧的片选信号及所述缓存后的第一时钟侧的使能信号在第二时钟上进行缓存，输出第二时钟侧的APB读/写请求信号、第二时钟侧的片选信号及第二时钟侧的使能信号，其中，所述第二时钟侧的APB读/写请求信号用于指示所述从设备进行读/写操作；所述APB响应缓存模块，用于对输入的第二时钟侧的准备指示信号在所述第二时钟上进行缓存，输出缓存后的第二时钟侧的准备指示信号；所述APB响应输出模块，用于对输入的所述缓存后的第二时钟侧的准备指示信号在所述第一时钟上进行缓存，输出第一时钟侧的准备指示信号，其中，所述第一时钟侧的准备指示信号用于指示所述主设备完成对所述从设备的读/
\t写操作。2.根据权利要求1所述的APB总线桥，其特征在于，所述APB请求缓存模块具有空闲态，建立态和传输态；所述APB请求缓存模块，具体用于在自身处于所述空闲态，且所述时钟使能信号及所述第一时钟侧的片选信号均置1时，由所述空闲态进入所述建立态，对所述第一时钟侧的片选信号及所述第一时钟侧的读/写请求信号进行缓存，输出所述缓存后的第一时钟侧的片选信号及所述缓存后的第一时钟侧的APB读/写请求信号；在一个第一时钟周期后，进入所述传输态，对所述第一时钟侧的使能信号进行缓存，输出所述缓存后的第一时钟侧的使能信号，直至所述APB响应输出模块输出的所述第一时钟侧准备指示信号置起，将所述缓存后的第一时钟侧的片选信号及所述缓存后的第一时钟侧的使能信号置0，由所述传输态进入所述空闲态。3.根据权利要求1所述的APB总线桥，其特征在于，所述APB请求输出模块具...

【专利技术属性】
技术研发人员：杨海波，张庆，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东;44