用于提供数据速率改变的技术制造技术

本发明专利技术涉及用于提供数据速率改变的技术。一种集成电路管芯包括接口电路和适配器电路。接口电路使用第一时钟信号与集成电路管芯外部的外部设备交换数据。接口电路具有基于第二时钟信号生成第一时钟信号的时钟信号生成电路。适配器电路与接口电路交换数据。第二时钟信号的频率响应于数据的数据速率的改变的指示而改变。适配器电路引起接口电路在第二时钟信号的频率改变之后提供对第一时钟信号的调节。适配器电路防止接口电路与外部设备之间的数据交换直到适配器电路接收到对第一时钟信号的调节完成的指示。

【技术实现步骤摘要】

本专利技术涉及电子电路，并且更特别地涉及用于提供数据速率改变的技术。
技术介绍
PCI Express(快速外围部件互连)或PCIe是一种高速串行计算机扩展总线标准。计算机扩展总线是一种在计算机的主硬件部件(包括中央处理单元和存储器)与外围设备之间传送信息的计算机总线。计算机扩展总线包括使得能够将计算机扩展为包括外围设备的导体(例如导线或信号迹线)和协议的集合。PCI Express设备经由被称为链路的连接通信。链路是两个PCI Express设备的端口之间的使得两个设备能够发送和接收信号的点对点通信信道。在物理水平，链路包括一个或多个航道(lane)。PCIe链路中的每个航道具有两个不同的导体信令对，其中一对用于接收数据，而另一对用于发送数据。因此，每个航道包括四个导体。每个航道中的每个不同的导体信令对从一个设备到另一设备串行地发送差分信号。物理PCI Express链路可以包含1、2、4、8、12、16或32个航道。链路中的每个航道在端点设备之间在两个方向上同时用8比特字节格式传输数据分组。PCI Express是一种包括事务层、数据链路层和物理层的分层协议。物理层包括物理编码子层(PCS)和物理介质附接(PMA)层。物理介质附接(PMA)层包括串行化器/去串行化器和其他模拟电路装置。物理编码子层(PCS)执行数据的编码和解码以及其他功能。PCI Express还包括介质访问控制(MAC)子层，其可以是数据链路层的一部分。
技术实现思路
根据一些实施例，一种集成电路管芯包括接口电路和适配器电路。接口电路使用第一时钟信号与在集成电路管芯外部的外部设备交换数据。接口电路具有基于第二时钟信号生成第一时钟信号的时钟信号生成电路。适配器电路与接口电路交换数据。第二时钟信号的频率响应于数据的数据速率的改变的指示而改变。适配器电路引起接口电路在第二时钟信号的频率改变之后提供对第一时钟信号的调节。适配器电路防止接口电路与外部设备之间的数据交换直到适配器电路接收到对第一时钟信号的调节完成的指示。本专利技术的各种目的、特征和优点在考虑到以下详细描述和附图时将变得很清楚。附图说明图1图示根据本专利技术的实施例的电路系统；图2图示根据本专利技术的实施例的图1的第一集成电路(IC)管芯的一部分的细节；图3图示根据本专利技术的实施例的图1的第二集成电路(IC)管芯的一部分的细节；图4图示根据本专利技术的实施例的时钟选择器电路的示例；图5A-图5C是图示根据本专利技术的实施例的能够被执行以使得能够改变在图1的电路系统与外部设备之间传输的数据的数据速率的操作的流程图；以及图6图示根据本专利技术的实施例的具有主信道和多个从信道的电路系统的示例。具体实施方式在一些电路装置中，高速数据传输协议、诸如PCI Express的物理层可以分布在被容置在相同封装件中的多个集成电路管芯上。作为示例，根据2.5维(2.5D)技术，两个集成电路管芯可以耦合至相同的封装件中的插入器。作为另一示例，根据3维(3D)技术，两个集成电路管芯可以竖直地堆叠并且耦合在一起。每个集成电路管芯中执行高速协议的物理层的功能的电路装置可以在不同的时钟信号域操作。在一些高速数据传输协议、诸如PCI Express中，可以改变在两个设备之间传输的数据的数据速率。例如，可以将通过PCI Express链路传输的数据的数据速率从每秒2.5千兆传输(GT/s)、5.0GT/s、8.0GT/s或16GT/s的数据速率变为这四个数据速率中的不同的数据速率。数据速率也可以称为信令速率。PMA层中的锁相环(PLL)电路可以生成PMA时钟信号，PMA时钟信号用于封装件中的每个集成电路管芯中的时钟电路装置。PMA层还可以包括基于所接收的数据信号的相位调节PMA时钟信号的时钟数据恢复(CDR)电路。如果存在改变数据的数据速率的请求，则可以将PMA时钟信号调节为新的频率，并且PMA层中的CDR电路基于所接收的数据信号的新的数据速率调节PMA时钟信号的相位。还可以基于新的数据速率调节其他时钟信号频率。在两个设备之间传输的数据的宽度(例如链路中传输数据的航道的数目)可以保持相同或者可以在数据速率改变时改变。PMA时钟信号在数据的数据速率的改变期间不可靠。钟控执行高速数据传输协议的物理层的功能的两个集成电路(IC)管芯中的电路的时钟信号在数据速率的改变期间可以具有未知的并且不可预测的相位和/或频率。当用于两个IC管芯之间的同步数据传输的时钟信号具有未知的和不可预测的相位和/或频率时，数据错误可能发生。例如，每个IC管芯可以包括存储发送数据和接收数据的异步的先入先出(FIFO)电路。改变钟控这些FIFO电路的时钟信号的频率可以引起这些FIFO电路中的一个或多个的读指针和写指针冲突。这一冲突是由异步的FIFO电路的读时钟信号和写时钟信号之间的延迟引起的。这一延迟可以是由引发延时的读时钟信号或写时钟信号引起的，因为时钟信号从第一IC管芯向第二IC管芯中的FIFO电路提供。当数据的数据速率变为新的数据速率时，MAC层电路装置提供指示新的数据速率的一个或多个信号。根据本文中公开的一些实施例，当MAC层电路装置指示数据速率的改变时，每个IC管芯中的电路装置被动态地重新配置成在数据速率的改变期间保持数据完整性。每个IC管芯中的电路装置的重新配置可以对用户是透明的并且符合用于PCI Express的PHY接口(PIPE)规范。状态机(SM)在每个IC管芯中的适配器电路中实现以响应于数据速率的改变控制电路装置的重新配置。数据和控制信号通过每个IC管芯中的接口电路在IC管芯之间传输。响应于对于改变数据的数据速率的每个请求，状态机重置接口电路中的时钟信号占空比校准和时钟信号相位调节电路。在改变PMA时钟信号频率的请求被发送给PMA层电路装置之前，状态机重置FIFO电路和由从PMA时钟信号得到的时钟信号钟控的接口电路中的电路装置。在数据的数据速率的改变完成之后，状态机发起接口电路中的时钟信号相位调节和占空比校准过程，使得接口电路可以响应于新的时钟信号频率传输数据和控制信号。状态机还保持来自PCS电路装置的状态信号直到接口电路准备好传送数据。状态机然后将状态信号提供给MAC层电路装置以指示数据速率改变的完成。PCS电路装置的状态信号生成独立于接口电路中的时钟信号相位调节过程。图1图示根据本专利技术的实施例的电路系统100。电路系统100包括集成电路(IC)管芯101和集成电路(IC)管芯102。IC管芯101和102耦合在一起。IC管芯101和102可以例如通过插入器中的导体耦合在一起。作为另一示例，IC管芯101和102可以是通过导电焊料凸块耦合在一起的竖直堆叠的管芯。IC管芯101和102例如可以容置在相同的封装件中。集成电路管芯101通过外部导体向集成电路管芯102发送数据RDATA、接收时钟信号RCK和发送时钟信号TCK。由RDATA指示的数据根据高速数据传输协议通过链路160从外部设备150被传输给集成电路管芯101。集成电路管芯102通过外部导体向集成电路管芯101传输数据TDATA。集成电路管芯101根据高速数据传输协议通过链路160将由TDATA指示的数据传输给外部设备150。高速数据传输协议可以是例如PCI Expr本文档来自技高网...

【技术保护点】
一种集成电路管芯，包括：接口电路，与在所述集成电路管芯外部的外部设备交换数据，其中所述接口电路响应于第一时钟信号交换所述数据，并且其中所述接口电路包括基于第二时钟信号生成所述第一时钟信号的时钟信号生成电路；以及适配器电路，与所述接口电路交换所述数据，其中所述适配器电路引起所述接口电路在所述第二时钟信号的频率响应于所述数据的数据速率的改变的指示而改变之后提供对所述第一时钟信号的调节，并且其中所述适配器电路防止所述接口电路与所述外部设备之间的数据交换直到所述适配器电路接收到对所述第一时钟信号的所述调节完成的指示。

【技术特征摘要】
2015.06.15 US 14/739,4411.一种集成电路管芯，包括：接口电路，与在所述集成电路管芯外部的外部设备交换数据，其中所述接口电路响应于第一时钟信号交换所述数据，并且其中所述接口电路包括基于第二时钟信号生成所述第一时钟信号的时钟信号生成电路；以及适配器电路，与所述接口电路交换所述数据，其中所述适配器电路引起所述接口电路在所述第二时钟信号的频率响应于所述数据的数据速率的改变的指示而改变之后提供对所述第一时钟信号的调节，并且其中所述适配器电路防止所述接口电路与所述外部设备之间的数据交换直到所述适配器电路接收到对所述第一时钟信号的所述调节完成的指示。2.根据权利要求1所述的集成电路管芯，其中所述适配器电路在引起所述接口电路提供对所述第一时钟信号的调节之前响应于所述数据速率的改变的指示重置所述接口电路中的电路装置。3.根据权利要求1所述的集成电路管芯，其中所述适配器电路响应于所述数据速率的改变的指示停止所述第二时钟信号的振荡直到所述适配器电路中的选择器电路用于生成所述第二时钟信号的第三时钟信号的相位的调节完成之后。4.根据权利要求1所述的集成电路管芯，其中所述适配器电路包括发送器电路和接收器电路，其中所述发送器电路包括存储发送数据的第一存储电路，其中所述接收器电路包括存储接收数据的第二存储电路，并且其中所述适配器电路响应于所述数据速率的改变的指示引起所述第一存储电路和所述第二存储电路中的每个存储电路进入重置状态。5.根据权利要求4所述的集成电路管芯，其中所述适配器电路在所述适配器电路引起所述第一存储电路和所述第二存储电路中的每个存储电路进入重置状态之前响应于所述数据速率的改变的指示将所述第一存储电路和所述第二存储电路置于保持状态以维持所述第一存储电路和所述第二存储电路中存储的值。6.根据权利要求4所述的集成电路管芯，其中所述适配器电路响应于对所述第一时钟信号的调节完成的指示通过引起所述第一存储电路和所述第二存储电路中的每个存储电路退出所述重置状态来使能所述第一存储电路和所述第二存储电路。7.根据权利要求1所述的集成电路管芯，其中所述时钟信号生成电路包括延迟锁定回路电路或占空比校准电路中的至少一个，并且其中所述适配器电路包括在所述第二时钟信号的频率改变之后控制所述接口电路提供对所述第一时钟信号的调节的至少一个状态机电路。8.根据权利要求1所述的集成电路管芯，其中所述适配器电路响应于所述数据的数据速率的改变的指示引起所述接口电路提供对所述第一时钟信号的调节。9.根据权利要求1所述的集成电路管芯，其中所述适配器电路包括发送器电路和接收器电路，其中所述发送器电路包括存储所述数据的第一子集的第一存储电路，其中所述接收器电路包括存储所述数据的第二子集的第二存储电路，并且其中所述接口电路包括存储所述数据的所述第一子集以及响应于所述第一时钟信号所述数据的数据速率的改变的指示的第三存储电路。10.一种集成电路管芯，包括：接口电路；以及适配器电路，包括发送器电路和接收器电路，其中所述发送器电路包括存储通过所述接口电路从第一外部设备接收的第一数据的第一存储电路，其中所述接收器电路包括存储用于通过所述接口电路向所述第一外部设备传输的第二数据的第二存储电路，其中所述接口电路包括响应于第一时钟信号存储所述第一数据或所述第二数据中的至少一个的第三存储电路，其中所述适配器电路响应于所述第一数据或所述第二数据中的至少一个的数据速率的改变的指示防止所述第一存储电路和所述第二存储电路存储新的值直到所述适配器电路接收到对所述第一时钟信号的调节完成的指示。11.根据权利要求10所述的集成电路管芯，其中所述适配器电路响应于所述第一时钟信号的相位锁定至参考相位的指示允许所述第一存储电路和所述第二存储电路存储新的值，其中所述第三存储电路响应于所述第一...

【专利技术属性】
技术研发人员：吴如音，G·沃利克斯，K·杜韦尔，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US