一种基于传统EDA工具的多芯片联合仿真方法技术

本发明专利技术涉及一种基于传统EDA工具的多芯片联合仿真方法，包括：将整个SiP电路按电路功能划分为数字逻辑子电路和模拟子电路，其中数字逻辑子电路采用Verilog仿真器，模拟子电路或者不宜用Verilog语言进行描述的电路采用HSIM仿真器；仿真时只需要对整个SiP电路施加统一的测试向量，Verilog仿真器和HSIM仿真器会在整个仿真过程中自动地进行交互，将所需的仿真中间数据互相传递；仿真完成后，可以用视图工具查看所有子电路的仿真结果。本发明专利技术是用于验证SiP电路中各子芯片协同工作时端口及时序的匹配性，防止因为电路参数设计不合理或者端口连接错误而导致的电路工作异常问题，为最终的SiP设计提供参考。

【技术实现步骤摘要】

本专利技术涉及一种芯片仿真方法，尤其是一种基于传统EDA工具的多芯片联合仿真方法。
技术介绍
电子信息技术的飞速发展推动了电子产品朝小型化方向发展，这对集成电路的小型化、多功能、高带宽和低功耗等方面不断提出要求，系统集成变得越来越重要。为了满足不断提高的芯片集成度，当下主要有两种方式解决：一种是片上系统(SoC)技术，另一种是系统级封装(SiP)技术。SoC技术能把高性能的数字电路和模拟电路集成在一块芯片中，但这种技术拥有成本高、工艺复杂的缺点。SiP技术将多个芯片和无源器件集成于一个封装体中，组成一个功能性的器件，执行一些标准元器件的功能，从而实现整机功能。SoC和SiP是两种相互补充的系统集成方式，但由于SiP是使用成熟的微组装和互连技术，把各种集成电路如CMOS、GaAs、SiGe电路或者光电子器件、MEMS器件以及各类无源元件集成到一个封装体内，在开发周期、成本与灵活性方面，较SoC具有明显的优势。其可以将各类器件、集成芯片、布线和介质层都封装在一个系统内，将原来的三层封装结构整合成一层封装结构。其具有设计灵活、封装体积小、组装效率高等特点，大大缩短了连线距离，极大地提高了封装效率和封装密度。系统级封装技术主要用于应用处理器、系统闪存的封装，也可用于手机、数码相机等电子产品，将来还会向更多领域拓展。尽管系统级封装在集成度、可靠性等方面的优势非常明显，但同时也给芯片的仿真验证带来一定的困难。随着管壳内集成的电路越来越多，芯片间的互联关系越来越复杂，芯片间端口及时序的匹配性成为SiP关注的重点，其关系到整个SiP电路能否正常工作以及工作的可靠性和稳定性。为了验证SiP电路芯片端口的匹配性及互联关系的正确性，IC前端设计师通常采用如下方法进行仿真验证：编写测试向量仿真SiP电路中一个子芯片的功能及时序，得到输出结果后将其生成新的测试激励，将其作为第二个子芯片的测试向量。以上方式尽管可以大致验证SiP芯片的功能，但存在很多缺陷：1、只能用于验证包含较少子电路的SiP电路，对于那种子芯片多且连接关系复杂的电路无法进行仿真；2、通过一个子芯片的输出生成测试向量，由于其只包含了时序及功能信息，对于验证两个或多个子芯片间端口的匹配性方面无法进行完全真实的模拟；3、采用上述层级验证的方式，工作量大，仿真效率很低，无法适用于复杂电路。
技术实现思路
本专利技术要解决的技术问题是克服现有的缺陷，在现有集成电路仿真工具的基础上，提供一种适用于多芯片协同仿真的方法，用于验证SiP电路中各子芯片协同工作时端口及时序的匹配性，防止因为电路参数设计不合理或者端口连接错误而导致的电路工作异常问题，为最终的SiP设计提供参考。为了解决上述技术问题，本专利技术提供了如下的技术方案：本专利技术一种基于传统EDA工具的多芯片联合仿真方法，包括以下步骤：(1)将整个SiP电路按电路功能划分为数字逻辑子电路和模拟子电路，其中数字逻辑子电路(如协议处理器等)采用Verilog仿真器，模拟子电路(如存储器、PLL等)或者不宜用Verilog语言进行描述的电路采用HSIM仿真器；(2)仿真时需对整个SiP电路施加统一的测试向量，Verilog仿真器和HSIM仿真器会在整个仿真过程中自动地进行交互，将所需的仿真中间数据互相传递；(3)仿真完成后，采用视图工具查看所有子电路的仿真结果。进一步地，步骤(1)在仿真前需要先设置仿真环境，对仿真器作初始化设置。进一步地，步骤(1)对于采用Spice网表描述的模拟子电路，需从网表中抽象出顶层端口列表和端口方向，加上联合仿真系统函数，表明该模拟子电路采用HSIM仿真器；对于采用Verilog网表描述的数字逻辑子电路，需引用PDK中的库文件。进一步地，步骤(2)在仿真时需要对整个SiP电路施加统一的测试向量，加载联合仿真的VPI共享库，启动仿真。本专利技术的有益效果：1、只需在电路顶层施加测试向量，无需手动生成各子电路的测试向量，在保证仿真精度的前提下，极大地提高了仿真效率。2、由于整个仿真流程无需人工干预，避免了可能出现的人工误操作。3、此方法同样适用于两个以上子电路构成的SiP电路，具有很好的可复用性。附图说明图1为本专利技术的SiP电路的组成结构图；图2为本专利技术需要使用的仿真环境设置流程图；图3为本专利技术的多芯片联合仿真流程图。具体实施方式本专利技术所列举的实施例，只是用于帮助理解本专利技术，不应理解为对本专利技术保护范围的限定，对于本
的普通技术人员来说，在不脱离本专利技术思想的前提下，还可以对本专利技术进行改进和修饰，这些改进和修饰也落入本专利技术权利要求保护的范围内。本专利技术以一个由协议处理器DIGITAL(数字逻辑子电路)和SRAM存储器(模拟子电路)组成的SiP电路进行介绍。SiP电路的组成结构如附图1所示。本专利技术需要用的仿真工具为Cadence公司的Verilog仿真器NC-Verilog和Synopsys公司的Spice仿真器HSIM。在进行联合仿真时，系统将调用Verilog程序接口(VPI)或者可编程语言接口(PLI)与HSIM和NC-Verilog仿真器进行交互。NC-Verilog作为主仿真器通过调用联合仿真库触发HSIM仿真器工作，并调用VPI功能函数完成两个仿真器之间的信息交互。在开始联合仿真前，需要设置仿真环境，对仿真器作初始化设置。仿真环境的设置流程图如附图2所示，设置步骤如下：1、设置NC-Verilog仿真器的运行路径，如：set path＝($path/usr/local/vendors/cadence/ldv40/tools/bin)；2、向LD_LIBRARY_PATH环境变量添加VPI共享库libvpihsim.so；3、设置TCL共享库路径，如：setenv TCL_LIBRARY/usr/local/vendors/cadence/ldv40/tools/txe/lib/tcl8.3。通常在一个SiP电路中，数字逻辑子电路占据主导，因此我们以顶层为Verilog网表描述的数字逻辑子电路为例对联合仿真流程作介绍，如附图3所示。第一步，根据SRAM存储器Spice网表生成对应的Verilog网表，该网表中仅需包含SRAM顶层的端口列表、端口方向和顶层模块名，功能描述部分用initial$nsda_module()代替，并将该Verilog网表命名为SRAM.cs。$nsda_module()是用于联合仿真的系统函数，表明该子电路采用HSIM仿真器；第二步，建立SRAM的仿真网表SRAM.sp，该文件中指定了SRAM的Spice网表路径、联合仿真时所用的工艺库以及SRAM的仿真条件，如电压、温度等，其中必需包含以下信息：SRAM及其所有子电路的定义；仿真需使用的所有工艺模型的引用；需要输出到波形文件中的信号名称；HSIM仿真精度和仿真速度；第三步，准备协议处理器DIGITAL(数字逻辑子电路)的Verilog网表，如果是半定制电路，还需包括相应的PDK中Veriolg库文件；第四步，加载联合仿真的配置文件cosim.cfg，用于告诉Spice仿真器HSIM的仿真参数以及输出文件名称；第五步，加载联合仿真的VPI共享库libvpihsim.so；第六步，启动仿真，得到F本文档来自技高网...

【技术保护点】
一种基于传统EDA工具的多芯片联合仿真方法，其特征在于，包括以下步骤：(1)将整个SiP电路按电路功能划分为数字逻辑子电路和模拟子电路，其中数字逻辑子电路采用Verilog仿真器，模拟子电路或者不宜用Verilog语言进行描述的电路采用HSIM仿真器；(2)仿真时需对整个SiP电路施加统一的测试向量，Verilog仿真器和HSIM仿真器会在整个仿真过程中自动地进行交互，将所需的仿真中间数据互相传递；(3)仿真完成后，采用视图工具查看所有子电路的仿真结果。

【技术特征摘要】
1.一种基于传统EDA工具的多芯片联合仿真方法，其特征在于，包括以下步骤：(1)将整个SiP电路按电路功能划分为数字逻辑子电路和模拟子电路，其中数字逻辑子电路采用Verilog仿真器，模拟子电路或者不宜用Verilog语言进行描述的电路采用HSIM仿真器；(2)仿真时需对整个SiP电路施加统一的测试向量，Verilog仿真器和HSIM仿真器会在整个仿真过程中自动地进行交互，将所需的仿真中间数据互相传递；(3)仿真完成后，采用视图工具查看所有子电路的仿真结果。2.根据权利要求1所述的基于传统EDA工具的多芯片联合仿真方法，其特征在于，...

【专利技术属性】
技术研发人员：蔡洁明，卫博，印琴，刘士全，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32