本发明专利技术提供一种降低CGMII接口时钟频率的方法及装置，方法包括：将CGMII接口的单通道扩展为二十通道；设置数据块计数器和包间隙计数器，数据块计数器用于监视数据块的数量，包间隙计数器用于调整插入包间隙的数量；以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在二十条通道并行插入间隙包；在数据块计数器达到16383时，将包间隙计数器的值初始为20。上述方法一方面降低了CGMII接口的时钟频率从而使得流控制机制设计得以实现，另一方面在不影响IEEE协议实现功能的情况下使得PCS块的设计能够很好的得到简化，同时也很好的保证了传输数据带宽。
【技术实现步骤摘要】
本专利技术涉及通信
，具体涉及IEEE 802.3ba协议中在对CGMII(100Gigabit Media Independent Interface，媒体介质无关接口)接口降频处理后为了保证在物理编码子层(Phycical CodingSublayer，简称PCS)中插入对齐标志时不影响线速而采用的一种基于传统空闲字符计数(Deficit Idle Count，简称DIC)技术的降低CGMII接口时钟频率的方法及装置。
技术介绍
IEEE 802.3ba协议中规定，100G以太网数据链路层(Networkdata link layer)与物理编码子层(Physical Coding Sublayer，简称PCS层)间的可选CGMII接口为64比特数据位宽的数据和8比特数据位宽的控制码。每一比特的控制码对应8比特数据位宽的数据，这样就将64比特的数据分为8个8比特数据位宽的虚拟逻辑通道。为了满足带宽要求，需要在传输的数据包与数据包之间根据DIC机制有规律的插入一定数量的间隙包(Inter Packet Gap，简称IPG)。但是，由于带宽达到100Gbps，如果使用单一64比特的数据位宽，CGMII接口时钟频率可达到1562.5MHZ，这么高的频率在实际工程中难以实现间隙包有规律的插入。协议中对于PCS层插入对齐占位标志模块(Alignment)的描述是每隔16383个数据块定时插一个Alignment标记，但是在实际工程实现过程中，PCS层中的数据流是不能出现Unknown的，如果设计在16383数目的码块后插Alignment模块的话，那就必须将前一拍的码块用先入先出队列
(First Input First output，简称FIFO)寄存，这样在经过相当长一段时间后FIFO将满，导致流控机制难以实现。
技术实现思路
有鉴于此，本专利技术实施例的目的在于提供一种降低CGMII接口时钟频率的方法及装置，以解决在插入对齐占位标志模块中流控机制难以实现的技术问题。为了实现上述目的，本专利技术实施例采用的技术方案如下：第一方面，本专利技术实施例提供一种降低CGMII接口时钟频率的方法，所述方法包括：将所述CGMII接口的单通道扩展为二十通道，其中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ；设置数据块计数器和包间隙计数器，其中所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量，其中，所述数据块计数器以16383个数据块为周期；以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包；在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。进一步地，所述所述根据单通道的空闲字符计数计算法则计算出插入包间隙的数量的步骤包括：在数据包发送完成时，根据余留逻辑通道数插入相应数量的包
间隙，以保证空闲字符计数值调整后大于等于0且小于等于12，其中，将根据空闲字符计数规则插入的包间隙数量与12进行比较，当插入的包间隙数量大于12，将当前空闲字符计数值减去包间隙数量与12之间的差值；当插入的包间隙数量小于12时，将当前空闲字符计数值增加包间隙数量与12之间的差值。进一步地，在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12的步骤中：所述插入的包间隙数量使得所述空闲字符计数值大于等于0且小于等于7。进一步地，所述在所述二十条通道并行插入所述间隙包的步骤包括：将所述包间隙并排插入所述二十通道内，使下一个包的开始标志位于所述二十通道中其中一个通道的第一个逻辑通道上。进一步地，在上述方法中，所述在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20的步骤中：在每隔16383个数据块后插入对齐占位标志符。第二方面，本专利技术实施例提供一种降低CGMII接口时钟频率的装置，所述装置包括：通道拓展单元、计数器单元、包间隙数量计算单元及对齐占位标志插入单元；所述通道拓展单元，用于将所述CGMII接口的单通道扩展为二十通道，其中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ；所述计数器单元，用于设置数据块计数器和包间隙计数器，其
中所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量，其中，所述数据块计数器以16383个数据块为周期；所述包间隙数量计算单元，用于以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包；所述对齐占位标志插入单元，用于在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。进一步地，上述包间隙数量计算单元在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12，其中，将根据空闲字符计数规则插入的包间隙数量与12进行比较，当插入的包间隙数量大于12，将当前空闲字符计数值减去包间隙数量与12之间的差值；当插入的包间隙数量小于12时，将当前空闲字符计数值增加包间隙数量与12之间的差值。进一步地，上述包间隙数量计算单元通过所述插入的包间隙数量使得所述空闲字符计数值大于等于0且小于等于7。进一步地，上述包间隙数量计算单元将所述包间隙并排插入所述二十通道内，使下一个包的开始标志位于所述二十通道中其中一个通道的第一个逻辑通道上。进一步地，所述对齐占位标志插入单元在每隔16383个数据块后插入对齐占位标志符。相对于现有技术，以单通道DIC机制为基础衍生出来二十通道
DIC机制，在发送数据块的同时连续计数，以16383个计数值为周期，在一个计数周期结束时，在二十个通道中同时插入66比特数据位宽的占位数据块(此数据块是作为在PCS的子模块Alignment模块中的标志块，当识别到此标志块时会将此标志块替换成具体的Alignment块)，同时将一变量赋值为20，当后续插入IPG数目大于或者等于一个数据块时，将变量值减去1，当变量值回归0时，后续插入正常数目的IPG。一方面因为降低了CGMII接口的时钟频率从而使得设计得以实现，另一方面在不影响IEEE协议实现功能的情况下使得PCS块的设计能够很好的得到简化，同时也很好的保证了传输数据带宽。为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本专利技术的某些实施例，因此不应被看作是对的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。图1是本专利技术第一实施例提供的降低CGMII接口时钟频率的方法流程图。图2是本专利技术第一实施例所涉及本文档来自技高网...
【技术保护点】
一种降低CGMII接口时钟频率的方法，其特在于，包括：将所述CGMII接口的单通道扩展为二十通道，其中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ；设置数据块计数器和包间隙计数器，所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量，其中，所述数据块计数器以16383个数据块为周期；以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包；在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。
【技术特征摘要】
1.一种降低CGMII接口时钟频率的方法，其特在于，包括：将所述CGMII接口的单通道扩展为二十通道，其中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ；设置数据块计数器和包间隙计数器，所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量，其中，所述数据块计数器以16383个数据块为周期；以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包；在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。2.如权利要求1所述的方法，其特征在于，所述根据单通道的空闲字符计数计算法则计算出插入包间隙的数量的步骤包括：在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12，其中，将根据空闲字符计数规则插入的包间隙数量与12进行比较，当插入的包间隙数量大于12，将当前空闲字符计数值减去包间隙数量与12之间的差值；当插入的包间隙数量小于12时，将当前空闲字符计数值增加包间隙数量与12之间的差值。3.如权利要求2所述的方法，其特征在于，在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12的步骤中：所述插入的包间隙数量使得所述空闲字符计数值大于等于0且小于等于7。4.如权利要求1所述的方法，其特征在于，所述在所述二十条通道并行插入所述间隙包的步骤包括：将所述包间隙并排插入所述二十通道内，使下一个包的开始标志位于所述二十通道中其中一个通道的第一个逻辑通道上。5.如权利要求1所述的方法，其特征在于，所述在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20的步骤中：在每隔16383个...
【专利技术属性】
技术研发人员：郭敏，谢海春，蒋汉柏，廖北平，
申请(专利权)人：醴陵恒茂电子科技有限公司，
类型：发明
国别省市：湖南;43
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