本发明专利技术公开了一种神经元硬件结构及用这种结构模拟脉冲神经网络的方法，这种神经元硬件结构，其特征是，包括神经网络，所述神经网络包括多个神经元层，所述神经元层包含多个神经元，所述神经元包含一个突触层，所述突触层包含多个突触；用上述的神经元硬件结构模拟脉冲神经网络的方法，其特征是，包括如下步骤：1）确定突触模型；2）模拟突触；3）模拟神经元；4）模拟神经元层；5）模拟神经网络。这种神经元硬件结构能减少单个神经元节点占用的硬件资源。通过使用这种神经元硬件结构模拟脉冲神经网络，具有模拟时间短、可拓展性较好，而且能够减少脉冲神经网络占用的硬件资源，进而能提高硬件器件容纳神经元的能力。
【技术实现步骤摘要】
本专利技术涉及大规模脉冲神经网络技术，具体是一种用神经元硬件结构模拟脉冲神经网络的方法。
技术介绍
神经科学的快速发展已经积累了很多关于人类大脑结构和功能的知识。研究表明大脑是由密集的、复杂的神经元互联组成，其显现出许多惊人的特性，例如模式识别和决策控制等。当前关于生物神经元的理解是:它们通过脉冲的时序传输信息和进行计算。研究者提出了脉冲神经网络的计算模型，它模拟了神经元之间的信息传输和神经元内部的信号处理等行为。目前有许多领域采用基于脉冲神经网络的运算方法，例如预测、图像处理、模式识别和人工视觉系统等等，这些应用都要求大量的神经元互联形成一个脉冲神经网络系统，因此，需要一个高效的架构去构建脉冲神经网络硬件系统。目前在实现脉冲神经网络时，常用的方法是采用软件模拟脉冲神经网络的方法。软件建模模拟脉冲神经网络比较容易实现、开发周期短，但是软件一般是基于冯.诺依曼的串行执行架构，因此对于大规模神经网络而言，软件模拟需要占用大量的模拟时间并且可拓展性较差。其它的实现方法包括采用专用集成电路。比如单片VLSI模型(VeryLarge ScaleIntegrat1n，也就是VLSI，超大规模集成电路)和晶片规模的神经元专用集成电路系统。相对第一类软件模拟的方法，这种方法在执行速度上有了很大的提高；另外也可以采用FPGA的器件(Field Programmable Gate Array，也就是FPGA，现场可编程门阵列)来实现，现场可编程门阵列器件可以实现一个高度并行的数字系统，且可以通过比特流更改器件配置，具有较好的灵活性。在采用专用集成电路和现场可编程门阵列器件实现脉冲神经网络的过程中，神经元节点的硬件结构非常重要。因为如果神经元节点占用的硬件资源较少，那么硬件器件就可以容纳更多的神经元，非常利于实现大规模神经网络硬件系统。因此脉冲神经网络的实现需要考虑系统可拓展的能力，较低的计算资源消耗，和较高的执行速度。
技术实现思路
本专利技术的目的是针对现有技术的不足，而提供一种用神经元硬件结构模拟脉冲神经网络的方法。这种神经元硬件结构能减少单个神经元节点占用的硬件资源。通过使用这种神经元硬件结构模拟脉冲神经网络，具有模拟时间短、可拓展性较好，而且能够减少脉冲神经网络占用的硬件资源，进而能提高硬件器件容纳神经元的能力。实现本
技术实现思路
的技术方案是: 一种神经元硬件结构，包括神经网络，所述神经网络包括多个神经元层，所述神经元层包含多个神经元，所述神经元包含一个突触层，所述突触层包含多个突触。所述的突触为IP核，所述IP核的输入、输出信号端口包括脉冲输入端口、配置信息输入端口、在恢复状态的资源份数输入/输出端口、在活动状态的资源份数输入/输出端口、在不活动状态的资源份数输入/输出端口、突触电流输入/输出端口、突触效能的利用率输入/输出端口和输入/输出握手信号端口。所述的突触层为多个突触并联形成的突触网络。所述的神经元包括神经元计算核心、数据包解码器、参数存储器、脉冲缓存器、细胞控制器、脉冲产生控制器、拓扑信息存储器和通信接口模块，通信接口模块、数据包解码器、脉冲缓存器、神经元计算核心、细胞控制器和脉冲产生控制器顺序连接，脉冲产生控制器与通信接口模块连接，参数存储器与数据包解码器、神经元计算核心、脉冲产生控制器连接;拓扑信息存储器与数据包解码器、脉冲产生控制器连接； 通信接口模块与神经元层的层控制器连接。所述的神经元层为多个神经元并联形成的神经元网络。所述神经元层包括顺序连接的层数据包解码器、存储器、神经元计算块、层控制器、层数据包生成器和层通信接口模块，层通信接口模块与层数据包解码器连接； 层通信接口模块与全局通信模块连接。—种用上述的神经元硬件结构模拟脉冲神经网络的方法，包括如下步骤: 1)确定突触模型:采用具有动态突触特性的神经元数学模型模拟生物学突触的动力学特性； 2)模拟突触:基于具有动态突触特性的神经元数学模型，采用一个IP核模拟单个突触的功能，并将IP核作为多个突触共享的计算组件； 3)模拟神经元:在同一个神经元内，多个突触共享一个突触的计算组件IP核，多个虚拟的突触与数据包解码器、参数存储器、脉冲缓存器、细胞控制器、脉冲产生控制器、拓扑信息存储器和通信接口模块模拟一个神经元的功能； 4)模拟神经元层:在同一层脉冲神经网络中，多个神经元共享一个神经元的计算组件，多个虚拟的神经元与层数据包解码器、存储器、神经元计算块、层控制器、层数据包生成器和层通信接口模块模拟多个神经元； 5)模拟神经网络:采用统一格式的数据包将多个神经元层进行互联，并且神经元层内部和多个神经元层之间，通过数据包进行通信，全局通信模块负责所有数据包的调度工作，从而构建一个大规模脉冲神经网络。所述统一格式的数据包是指数据包括四个部分:神经元节点地址、突触地址、数据包类型和负载， 在数据包中，神经元节点地址表示目的神经元节点的地址； 突触地址定义了在一个神经元内突触的地址； 数据包类型部分被用来标志数据报类型，共有两种类型:配置数据包和脉冲数据包。所述具有动态突触特性的神经元数学模型为Tsodykes提出的突触动力学模型，该模型描述的神经元行为如下:通过突触从其它的神经元接受信息，它有多个突触输入和单个输出，输入突触产生兴奋性或者抑制性突触后电位进入神经元细胞体，然后引起细胞膜电位的改变;如果细胞膜电位超过阈值，神经元将输出脉冲，相反则没有脉冲输出。突触层的共享和单个神经元硬件结构工作原理如下: 当通信接口模块接收到数据包时，数据包解码器解码收到的数据包。数据包具有两种类型:配置数据包和脉冲数据包。数据包被解码完成之后，如果接收到的数据包是配置数据包，则将其携带的配置信息，如权值、衰减系数、阈值和拓扑信息等，分别存入参数存储器和拓扑信息存储器，这些参数和拓扑配置信息分别被用于突触计算和脉冲生成。当脉冲数据包到达时，首先从参数存储器中读取配置参数和初始细胞膜电位值，然后神经元计算核心组件依次计算每个突触的兴奋性突触后电位或者抑制性突触电位并输入到脉冲生成控制器中等待处理。在完成所有突触的计算之后，脉冲生成控制器将根据从拓扑信息存储器中读取的通信参数生成相应的脉冲数据包，并通过通信接口模块传送到目的神经元和突触。神经元层的共享:脉冲神经网络系统一般是由不同的层组成。对于硬件脉冲神经网络系统，除了单个神经元内部的共享机制以外，为提供进一步优化设计，在相同层的神经元也共享一个神经元的计算组件。神当前第1页1 2 3 本文档来自技高网...
【技术保护点】
一种神经元硬件结构，其特征是，包括神经网络，所述神经网络包括多个神经元层，所述神经元层包含多个神经元，所述神经元包含一个突触层，所述突触层包含多个突触。
【技术特征摘要】
【专利技术属性】
技术研发人员：罗玉玲，万雷，丘森辉，莫家玲，岑明灿，刘俊秀，
申请(专利权)人：广西师范大学，
类型：发明
国别省市：广西;45
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