一种VGA信号矫正器制造技术

本实用新型专利技术公开一种VGA信号矫正器，其包括输入采集模块、FPGA芯片电路以及与数模转换输出接口；所述输入采集模块，用以对接收到的VGA信号进行AD数据采集；所述FPGA芯片电路用以接收串行通信总线发送的采样数据，基于时钟信号CLK1对采样数据中的行信号H1进行权重采集以获得视频有效行数据，并根据视频有效行数据将视频数据裁剪为若干帧按照以行起始的方式进行外置存储且存储周期按照输入采集模块提供的CLK1时钟设定的图像数据后，基于与所述输入采集模块一致的采样频率信息以及时钟信号CLK2，将各帧图像数据重建为行信号H2和场信号V2的视频信号。本实用新型专利技术能够对经过长距离传输后VGA信号进行图像矫正，保证输出正确的图像数据。

【技术实现步骤摘要】

本技术涉及视频信号处理领域，具体的说是涉及一种VGA信号矫正器。
技术介绍
VGA信号在经过长距离传输后，其行场信息会严重失真，导致模数采样后的视频数据存在失真，从而导致后级设备无法自动矫正视频图像；同时，VGA信号在长距离传输后还会产生严重的水波纹问题；另VGA信号在过VGA矩阵也会产生行场偏移的情况，上述这些问题严重困扰着本领域的施工人员和系统设计人员，因此如何有效克服VGA信号在长距离传输后的VGA信号失真问题，特别是行场偏移，成为本领域一个新的研究重点。
技术实现思路
鉴于已有技术存在的缺陷，本技术的目的是要提供一种新型的VGA信号矫正器，该VGA信号矫正器用以对经过长距离传输后VGA信号进行图像矫正，以保证在经过VGA矩阵后能够输出正确的图像数据。为了实现上述目的，本技术的技术方案：一种VGA信号矫正器，其特征在于：包括输入采集模块、FPGA芯片电路以及与所述FPGA芯片电路相连接的数模转换输出接口；所述输入采集模块，用以对接收到的VGA信号进行AD数据采集，并将采样数据发送至FPGA芯片电路，所述采样数据包括采集到的RGB信号、行信号H1、场信号V1以及时钟信号CLK1；所述FPGA芯片电路通过串行通信总线与输入采集模块相连接，所述FPGA芯片电路包括数据统计模块，数据分析模块、帧存储模块以及行场重建输出模块；所述数据统计模块连接所述输入采集模块；所述数据分析模块连接所述数据统计模块；所述行场重建输出模块分别连接所述帧存储模块以及数模转换输出接口；其中，所述数据统计模块接收串行通信总线发送的采样数据，基于时钟信号CLK1对所述采样数据中的行信号H1进行权重采集并存储；所述数据分析模块读取所述数据统计模块存储权重采集后的视频数据，获得视频有效行数据；所述帧存储模块根据数据分析模块得到的视频有效行数据将视频数据裁剪为若干帧图像数据，并将各帧图像数据按照以行起始的方式进行外置存储，存储周期按照输入采集模块提供的CLK1时钟设定；所述行场重建输出模块基于与所述输入采集模块一致的采样频率信息以及时钟信号CLK2将各帧图像数据重建为行信号H2和场信号V2的视频信号。进一步的，所述输入采集模块包括数模转换器、MCU主控制器以及时钟芯片；所述数模转换器连接MCU主控制器，用以对接收到的VGA信号进行AD数据采集；所述MCU主控制器连接所述数模转换器，用以对数模转换器进行初始化并将采样数据发送至FPGA芯片电路；所述时钟芯片实时向FPGA芯片电路发送时钟信号CLK2。进一步的，所述串行通信总线选优采用I2C总线。优选的，所述帧存储模块连接外置DDR3内存芯片，将所述各图像数据按照以行起始的方式，存储周期按照输入采集模块提供的CLK1时钟存储到所述DDR3内存芯片上。优选的，所述帧存储模块能够按照所述行场重建输出模块的数据需求信息速度，顺次读取DDR3内存芯片内的各帧图像数据并存储到分别连接所述帧存储模块与行场重建输出模块的FIFO通道中，所述数据需求信息速度由视频输出所预设的视频数据的速度确定。与现有技术相比，本技术的有益效果：本技术利用现有的FPGA芯片电路多项功能电路结构，通过对采样数据中的行信号H1进行权重采集获得视频有效行数据；并基于视频有效行数据进行视频数据裁剪以及行场重建处理，输出新的以行信号H2和场信号V2特征的视频信号；使得VGA信号在长距离传输后仍然能够自动矫正图像，并在过VGA矩阵后仍然能够正确输出图像。从而使得施工方不用担心VGA信号的线缆过长导致图像无法自动校准的问题。附图说明图1为本技术电路结构示意图；图2为本技术所述输入采集模块接口电路原理图；图3为本技术所述输入采集模块MCU主控制器电路原理图；图4为本技术FPGA芯片电路原理图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图，对本技术进行进一步详细说明。如图1-图3所示，本技术所述的VGA信号矫正器包括输入采集模块、FPGA芯片电路以及与所述FPGA芯片电路相连接的数模转换输出接口三个主要部分；所述输入采集模块包括数模转换器、MCU主控制器以及时钟芯片；所述数模转换器连接MCU主控制器，用以对接收到的VGA信号进行AD数据采集，以获得RGB信号、行信号H1、场信号V1以及时钟信号CLK1等信号数据，可采用AD9984芯片；所述MCU主控制器连接所述数模转换器，用以对数模转换器进行初始化并将得到RGB信号即24bit数据信号、行信号H1、场信号V1以及时钟信号CLK1发送至FPGA芯片电路，其可采用MK60DN512芯片；所述时钟芯片实时向FPGA芯片电路发送时钟信号CLK2(该时钟信号用于后续的行场重建处理中)，其可采用ICS1523时钟芯片。如图4，所述FPGA芯片电路通过I2C总线与输入采集模块相连接，通过I2C总线实现各项参数和命令的传递。FPGA采用CLK1时钟信号采集24bit的RGB数据信号、H1信号和V1信号，并通过其内部连线完成各个信号数据在数据统计模块、数据分析模块、帧存储模块以及行场重建输出模块之间的传递读取等过程；并借用当前FPGA芯片电路的功能特点，分别集成设计了数据统计模块、数据分析模块、帧存储模块以及行场重建输出模块四个模块电路以实现对采样数据的矫正处理过程。由于上述四个模块对应的逻辑电路实现上不存在技术难点，因此下述内容仅对各个模块要实现逻辑电路功能作以简单说明。其中，所述数据统计模块用于接收串行通信总线发送的采样数据，基于时钟信号CLK1对所述采样数据中的行信号H1进行权重采集并存储；所述权重采集是指基于时钟信号CLK1，以所述采样数据中的行信号H1为处理对象，对行信号H1的每一行行数据均进行如下处理：调用上一次权重计算后存储的数据(读取FPGA内部存储单元-双口RAM中上一次的存储的行数据)作为本次计算的基数，按照下述公式进行权重计算：本次权重计算后存储的行数据Y权＝A*Yi+B*Yi+1，其中，Yi为上一次权重计算后存储的行数据值，Yi+1为本次采集行信号H1的行数据，A、B为权重占比值，具体权重占比值由设计者依据经验在平衡计算速度与误判率之后自行设定)；同时将权重计算后的行数据再次存储到FPGA内建立的双口RAM中，以备下一次权重计算调用。优选的，所述A为127/128，B为1/128，即权重计算公式为Y权＝127/128*Yi+1/128*Yi+1。需要说明是，默认初次采集的行信号H1的行数据即为经过第一次进行权重计算后存储的行数据。所述数据统计模块权重采样频率按照每一行行信号H1出现高电平跳变为基准。所述数据分析模块读取所述数据统计模块存储权重采集后的视频数据，获得视频有效行数据；具体的，所述数据分析模块以与行信号H1对应的场信号V1中数据消隐区时间段为扫描时间，读取RAM中存储的数据，分析并查找数据统计模块统计后的各个行数据相对于预设定行位置阈值的变化对应本文档来自技高网...

【技术保护点】
一种VGA信号矫正器，其特征在于：包括输入采集模块、FPGA芯片电路以及与所述FPGA芯片电路相连接的数模转换输出接口；所述输入采集模块，用以对接收到的VGA信号进行AD数据采集，并将采样数据发送至FPGA芯片电路，所述采样数据包括采集到的RGB信号、行信号H1、场信号V1以及时钟信号CLK1；所述FPGA芯片电路通过串行通信总线与输入采集模块相连接，所述FPGA芯片电路包括数据统计模块，数据分析模块、帧存储模块以及行场重建输出模块；所述数据统计模块连接所述输入采集模块；所述数据分析模块连接所述数据统计模块。

【技术特征摘要】
1.一种VGA信号矫正器，其特征在于：
包括输入采集模块、FPGA芯片电路以及与所述FPGA芯片电路相连接的数模转换输出接口；
所述输入采集模块，用以对接收到的VGA信号进行AD数据采集，并将采样数据发送至FPGA芯片电路，所述采样数据包括采集到的RGB信号、行信号H1、场信号V1以及时钟信号CLK1；
所述FPGA芯片电路通过串行通信总线与输入采集模块相连接，所述FPGA芯片电路包括数据统计模块，数据分析模块、帧存储模块以及行场重建输出模块；所述数据统计模块连接所述输入采集模块；所述数据分析模块连接所述数据统计模块。
2.根据权利要求1所述的VGA信号矫正器，其特征在于：
所述输入采集模块包括数模转换器、MCU主控制器以及时钟芯片；所述数模转换器连接MCU主控制器，用以对接收到的VGA信号进行AD数据采集；所述MCU主控制器连接所述数模转换器，用以对数模转换器进行初始化并将采样数据发送至FPGA芯片电路；所述时钟芯片实时向FPGA芯片电路发送时钟信号CLK2。
3.根据权利要求1所述的VGA信号矫正器，其特征在于：
所述串行通信总线选优采用I2C总线。
4.根据权利要求1所述的VGA信号矫正器，...

【专利技术属性】
技术研发人员：张坛，周春雷，
申请(专利权)人：大连科迪视频技术有限公司，
类型：新型
国别省市：辽宁;21