一种IRIG‑B直流码编解码装置及其编解码方法制造方法及图纸

本发明专利技术属于同步授时的B码授时领域，特别涉及一种IRIG‑B直流码编解码装置及其编解码方法。本发明专利技术包括时间接收模块、IRIG‑B码输出模块、IRIG‑B码接收模块、时间输出模块、编解码模块、以及恒温晶振，所述编解码模块的信号输入端接收分别来自时间接收模块、恒温晶振、IRIG‑B码接收模块的TOD时间和秒脉冲、同步频率、IRIG‑B直流码，编解码模块的信号输出端输出IRIG‑B直流码、TOD时间和秒脉冲分别至IRIG‑B码输出模块、时间输出模块的信号输入端。本发明专利技术不仅实现了IRIG‑B直流码的编码、调制分别在ARM微处理器系统MSS、FPGA调制单元中并行进行，解调、解码分别在FPGA解调单元、ARM微处理器系统MSS中并行进行，而且本发明专利技术还具备设计简单、授时精度高、系统稳定可靠的优点。

【技术实现步骤摘要】

本专利技术属于同步授时的B码授时领域，特别涉及一种IRIG-B直流码编解码装置及其编解码方法。
技术介绍
IRIG-B码是一种串行的时间格式码，最早由美国靶场间仪器组(IRIG)提出，并被广泛用于时间同步传输系统中。IRIG-B码具有世界通用、接口标准化、适用于远距离传输等特点，在我国，工业控制、通信、气象、航天、电力系统测量与保护等领域的测试设备均采用IRIG-B国际时间标准作为时统设备的时间同步标准，并制定了相应的国军标。DC码为IRIG-B直流码，DC码的帧周期为I秒，由100个码元组成，每个码元1ms，码元宽度分为8ms、5ms和2ms三种，分别代表码元“P”、T、“O”。为了便于传输和提取B码中的信息，每1个码元中有一个位置识别标识，分别称为P1、P2、…、P9、PO，帧参考标志是由位置识别标志PO和相邻的基准码元Pr组成的，Pr的前沿即是每帧的准秒时刻，也就是从该准秒时刻起，按秒、分、时、天等时间信息进行编码，最终形成DC码。目前国内的IRIG-B直流码编解码大都以FPGA为核心控制器，资源消耗量大、同步精度低、工作效率和稳定性差。因此，亟需一种更高效的编解码装置来提供有效的编解码发法。
技术实现思路
本专利技术为了克服上述现有技术的不足，提供了一种IRIG-B直流码编解码装置，本专利技术不仅实现了 IRIG-B直流码的编码、调制分别在ARM微处理器系统MSS、FPGA调制单元中并行进行，解调、解码分别在FPGA解调单元、ARM微处理器系统MSS中并行进行，而且本专利技术还具备授时精度高、系统稳定可靠的特点。为实现上述目的，本专利技术采用了以下技术措施:一种IRIG-B直流码编解码装置，包括时间接收模块、IRIG-B码输出模块、IRIG-B码接收模块、时间输出模块、编解码模块、以及恒温晶振，所述编解码模块的信号输入端接收分别来自时间接收模块、恒温晶振、IRIG-B码接收模块的TOD时间和秒脉冲、同步频率、IRIG-B直流码，编解码模块的信号输出端输出IRIG-B直流码、TOD时间和秒脉冲分别至IRIG-B码输出模块、时间输出模块的信号输入端。优选的，所述编解码模块包括片上系统控制器，所述片上系统控制器内部集成时钟产生模块、FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS ；所述时钟产生模块接收分别来自时间接收模块、恒温晶振的秒脉冲、同步频率，所述时钟产生模块的信号输出端连接FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS的信号输入端，所述FPGA调制单元的输入端输入秒脉冲，所述ARM微处理器系统MSS接收来自时间接收模块的TOD时间，ARM微处理器系统MSS用于对TOD时间进行编码、并将编码后的TOD时间送入FPGA调制单元中进行调制得到同步的IRIG-B直流码，所述FPGA调制单元输出IRIG-B直流码至IRIG-B码输出模块的信号输入端；所述FPGA解调单元接收来自IRIG-B码接收模块的IRIG-B直流码，FPGA解调单元用于对IRIG-B直流码进行解调，并将解码后的IRIG-B直流码送入ARM微处理器系统MSS中进行解码，得到同步的TOD时间和秒脉冲，所述ARM微处理器系统MSS、FPGA解调单元分别输出TOD时间、秒脉冲至时间输出模块的信号输入端。优选的，所述FPGA调制单元包括码流接收模块、第一RAM读写模块、第二RAM读写模块、以及第一读写控制模块;所述码流接收模块接收来自ARM微处理器系统MSS编码后的TOD时间，所述码流接收模块的信号输出端连接第一读写控制模块、第一 RAM读写模块、第二 RAM读写模块的信号输入端，所述第一读写控制模块用于控制第一 RAM读写模块和第二 RAM读写模块的读写操作，所述第一 RAM读写模块、第二 RAM读写模块的输出端均连接二选一选择器的信号输入端，所述二选一选择器的信号输出端输出IRIG-B直流码至IRIG-B码输出模块的信号输入端；所述FPGA解调单元包括码元识别模块、解码模块、第三RAM读写模块、第四RAM读写模块、第二读写控制模块和码流发送模块;所述码元识别模块接收来自IRIG-B码接收模块的IRIG-B直流码，码元识别模块的信号输出端连接解码模块、第二读写控制模块的信号输入端，所述第二读写控制模块用于控制第三RAM读写模块和第四RAM读写模块的读写操作，所述第三RAM读写模块、第四RAM读写模块的输出端均连接码流发送模块的信号输入端，所述码流发送模块用于将解码后的IRIG-B直流码送入ARM微处理器系统MSS中进行解码。进一步的，所述片上系统控制器芯片型号为美国Microsemi公司生产的SmartFus 1n2 系列的 M2S025T 芯片。本专利技术还同时提供了上述一种IRIG-B直流码编解码装置的编解码方法，根据IRIG-B直流码协议，将所述IRIG-B直流码对应的每Ims视为Ibit，有脉宽为高电平I，否则为低电平O，则IRIG-B直流码中三种码元“P”、“I”和“O”分别用二进制数据表示为1111111100、1111100000和1100000000，则一帧IRIG-B直流码为100码元即为100bit的二进制码流。所述编码方法具体步骤包括:S1、ARM微处理器系统MSS接收来自时间接收模块的TOD时间，并对接收到的TOD时间进行解算，得到秒、分、时、日、月、年的时间信息，并根据IRIG-B直流码协议，ARM微处理器系统MSS将所述时间信息转换成码元“P”、“I”、“O”的形式，并充实得到100码元的一帧IRIG-B码数据，即扩展为100bit的时间码流;所述ARM微处理器系统MSS将所述时间码流存入整形数组中；所述ARM微处理器系统MSS响应来自所述时间接收模块的秒脉冲中断，所述秒脉冲中断时，ARM微处理器系统MSS将所述整形数组中的时间码流同步发送给FPGA调制单元；S2、所述码流接收模块接收来自ARM微处理器系统MSS的整形数组中的时间码流，并同步写入第一RAM读写模块和第二RAM读写模块中，所述第一RAM读写模块和第二RAM读写模块采用乒乓操作，第一读写控制模块控制第一 RAM读写模块写操作的同时控制第二 RAM读写模块读操作，控制第二 RAM读写模块写操作的同时控制RAM读模块读操作，如此循环操作；S3、所述时钟产生模块的响应来自所述时间接收模块的秒脉冲和恒温晶振的时钟，时钟产生模块产生同源的时钟作为所述第一RAM读写模块和第二RAM读写模块的读时钟，第一 RAM读写模块和第二 RAM读写模块轮流将内存中数据以Ibit字长，输出100bit，得到与所述秒脉冲同步的IRIG-B直流码的直流波形。所述解码方法具体步骤包括:S1、所述码元识别模块接收来自IRIG-B码接收模块的IRIG-B直流码，根据IRIG-B直流码协议，自动识别IRIG-B直流码中对应码元“P”、“I”和“O”，并分别用1bit二进制码元表示为1111111100、1111100000和1100000000 ；采用与码元识别模块的本地同源的时钟来捕捉IRIG-B直流码的上升沿和下降沿，产生与本地时钟同源的上升沿时钟和下降沿时钟；S2、所述解码模块根据步骤SI中产生的上升沿时钟、二进制码元，解码模块自动识别IRIG-B直流本文档来自技高网...

【技术保护点】
一种IRIG‑B直流码编解码装置，其特征在于：包括时间接收模块(10)、IRIG‑B码输出模块(20)、IRIG‑B码接收模块(30)、时间输出模块(40)、编解码模块(50)、以及恒温晶振(60)，所述编解码模块(50)的信号输入端接收分别来自时间接收模块(10)、恒温晶振(60)、IRIG‑B码接收模块(30)的TOD时间和秒脉冲、同步频率、IRIG‑B直流码，编解码模块(50)的信号输出端输出IRIG‑B直流码、TOD时间和秒脉冲分别至IRIG‑B码输出模块(20)、时间输出模块(40)的信号输入端。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈伟，陈仿杰，孟宪伟，王宇，王世臣，范晓东，范兴民，廖芹，赵娟，
申请(专利权)人：安徽四创电子股份有限公司，
类型：发明
国别省市：安徽;34