波束控制系统技术方案

本发明专利技术公开了一种波束控制系统，包括：第一通信接口、组件控制接口和FPGA处理器，其中，第一通信接口，与所述FPGA处理器相连，用于与基带分机通信；组件控制接口，与所述FPGA处理器相连，用于与射频组件通信；FPGA处理器，用于根据所述基带分机的输出信号进行波束控制处理，并将所述波束控制处理得到的信号输出到所述射频组件。通过本发明专利技术，选用FPGA处理器作为波束控制的处理芯片，能实现波束控制的高速处理，且FPGA处理器具有丰富的I/O资源，避免了因射频组件接口过多使得波束控制系统连接线过多的问题，实现波束控制系统的小型化。

【技术实现步骤摘要】

本专利技术涉及天线领域，具体而言，涉及一种波束控制系统。
技术介绍
目前，为了实现天基测控，要求天线波束扫描具有快速、灵活和高增益等特性，相控阵天线能够及其灵活、迅速地改变波束的指向，这一特性是通过相控阵天线的波束控制系统来实现的。波束控制系统是相控阵天线所特有的部分，它取代了机械扫描天线中的伺服驱动系统，是相控阵天线搜索与跟踪的一个关键环节，直接影响天线系统功能和效能的发挥。随着技术的发展，对波束控制系统的体积要求越来越严苛，要求波束控制系统体积小，能较小的占用空间跟射频组件装在一起。针对相关技术中如何使得波束控制系统小型化的问题，目前尚未提出有效的解决方案。
技术实现思路
针对相关技术中如何使得波束控制系统小型化的问题，本专利技术提供了一种波束控制系统，以至少解决上述问题。本专利技术提供了一种波束控制系统，包括：第一通信接口、组件控制接口和现场可编程门阵列(Field－ProgrammableGateArray，简称为FPGA)处理器，其中，所述第一通信接口，与所述FPGA处理器相连，用于与基带分机通信；所述组件控制接口，与所述FPGA处理器相连，用于与射频组件通信；所述FPGA处理器，用于根据所述基带分机的输出信号进行波束控制处理，并将所述波束控制处理得到的信号输出到所述射频组件。可选地，所述基带分机的输出信号为天线波束指向；所述波束控制系统还包括：校准数据存储器，与所述FPGA处理器相连，用于存储所述射频组件的各个射频通道的校准数据；所述FPGA处理器，用于根据所述天线波束指向解析得到所述射频组件的各个射频通道的波束控制码，从所述校准数据存储器读取所述校准数据对所述波束控制码进行补偿，并将补偿后的波束控制码下发到所述射频组件的所述各个射频通道。可选地，所述基带分机的输出信号为惯导信息；所述波束控制系统还包括：ARM(AdvancedRISCMachines)处理器，位于所述FPGA处理器和所述第一通信接口之间，与所述FPGA处理器和所述第一通信接口相连，用于根据所述惯导信息解析得到所述天线波束指向。可选地，所第一通信接口为高速串化器/解串器(SERializer/DESerializer，简称为SERDES)接口。可选地，所述第一通信接口，还用于与调试测试工控机通信。可选地，所述波束控制系统还包括：第二通信接口，与所述FPGA处理器相连，用于与调试测试工控机通信。可选地，所述的波束控制系统还包括：外部程序下载模块，与所述FPGA处理器相连，用于下载或更新所述FPGA处理器的加载程序，将所述加载程序存储至所述FPGA处理器的闪存FLASH中。通过本专利技术，选用FPGA处理器作为波束控制的处理芯片，能实现波束控制的高速处理，且FPGA处理器具有丰富的I/O资源，避免了因射频组件接口过多使得波束控制系统连接线过多的问题，实现波束控制系统的小型化。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1是根据本专利技术实施例的波束控制系统的示意图；图2是根据本专利技术实施例的一种可选波束控制系统的示意图；以及图3是根据本专利技术实施例的另一可选波束控制系统的示意图。具体实施方式下文中将参考附图并结合实施例来详细说明本专利技术。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。图1是根据本专利技术实施例的波束控制系统的示意图，如图1所示，该系统主要包括：第一通信接口1、组件控制接口2和FPGA处理器3，其中，第一通信接口1，与FPGA处理器3相连，用于与基带分机通信；组件控制接口2，与FPGA处理器3相连，用于与射频组件通信；FPGA处理器3，用于根据基带分机的输出信号进行波束控制处理，并将波束控制处理得到的信号输出到射频组件。通过本专利技术，选用FPGA处理器作为波束控制的处理芯片，能实现波束控制的高速处理，且FPGA处理器具有丰富的I/O资源，避免了因射频组件接口过多使得波束控制系统连接线过多的问题，实现波束控制系统的小型化。在本专利技术实施例的一个实施方式中，基带分机的输出信号为天线波束指向。波束控制系统还可以包括：校准数据存储器，与FPGA处理器3相连，用于存储射频组件的各个射频通道的校准数据；FPGA处理器3，用于根据天线波束指向解析得到所述射频组件的各个射频通道的波束控制码，从校准数据存储器读取所述校准数据对所述波束控制码进行补偿，并将补偿后的波束控制码下发到射频组件的各个射频通道。在本专利技术实施例的另一个实施方式中，基带分机的输出信号为惯导信息。此时，还需要对惯导信息进行处理，以得到天线波束指向。为了避免FPGA处理器3做过多处理，从而增加FPGA处理器的体积和成本。在本专利技术实施例的一个可选实施方式中，如图2所示，波束控制系统还可以包括：ARM处理器4，位于FPGA处理器3和第一通信接口1之间，与FPGA处理器3和第一通信接口1相连，用于根据上述惯导信息解析得到天线波束指向。在本专利技术实施例的一个可选实施方式中，第一通信接口1为高速SERDES接口。通过该可选实施方式，使用了SEDES高速传输技术实现与基带分机的高速数据交互，缩短了基带分机给波束控制系统下发波束切换指令的时间。在本专利技术实施例的一个可选实施方式中，第一通信接口1，还用于与调试测试工控机通信。此时，调试测试工控机与基带分机复用第一通信接口1。在本专利技术实施例的另一个可选实施方式中，波束控制系统还可以包括：第二通信接口，与FPGA处理器3相连，用于与调试测试工控机通信。此时，调试测试工控机与基带分机通过不同的通信接口与FPGA处理器或ARM处理通信。为了便于FPGA处理器的更新，在本专利技术实施例的一个可选实施方式中，波束控制系统还可以包括：外部程序下载模块，与FPGA处理器3相连，用于下载或更新FPGA处理器3的加载程序，将该加载程序存储至FPGA处理器3的闪存FLASH中。通过该实施方式，实现了不拆机，在机箱外对波束控制系统的程序更新。在本专利技术实施例的一个可选实施方式中，电源模块，可以将相控阵电源轨道转换到波束控制系统所需电源轨道，为整个系统提供3.3V、2.5V、1.8V、1.2V、1V直流电源，满足系统的用电需求。同时，为给射频组件供电提供电流通路。本专利技术实施例中未描述的部分均可以采用公知的结构，在此不作赘述。下面对本专利技术实施例的一个可选实施方式进行描述。本文档来自技高网...

【技术保护点】
一种波束控制系统，其特征在于，包括：第一通信接口、组件控制接口和现场可编程门阵列FPGA处理器，其中，所述第一通信接口，与所述FPGA处理器相连，用于与基带分机通信；所述组件控制接口，与所述FPGA处理器相连，用于与射频组件通信；所述FPGA处理器，用于根据所述基带分机的输出信号进行波束控制处理，并将所述波束控制处理得到的信号输出到所述射频组件。

【技术特征摘要】
1.一种波束控制系统，其特征在于，包括：第一通信接口、组件控制接口和现场可编程门
阵列FPGA处理器，其中，
所述第一通信接口，与所述FPGA处理器相连，用于与基带分机通信；
所述组件控制接口，与所述FPGA处理器相连，用于与射频组件通信；
所述FPGA处理器，用于根据所述基带分机的输出信号进行波束控制处理，并将所述波
束控制处理得到的信号输出到所述射频组件。
2.根据权利要求1所述的波束控制系统，其特征在于，所述基带分机的输出信号为天线波
束指向；
所述波束控制系统还包括：校准数据存储器，与所述FPGA处理器相连，用于存储所述
射频组件的各个射频通道的校准数据；
所述FPGA处理器，用于根据所述天线波束指向解析得到所述射频组件的各个射频通道
的波束控制码，从所述校准数据存储器读取所述校准数据对所述波束控制码进行补偿，并将
补偿后的波束控制码下发到所述射频组件的所述各个射频通道。
3.根据权利要求2所述的波束控制系统...

【专利技术属性】
技术研发人员：刘立朋，戴宗武，王欣，
申请(专利权)人：航天恒星科技有限公司，
类型：发明
国别省市：北京;11