延迟电路(10)包含第一反转电路和第二反转电路，所述第一反转电路包含上拉电路(2)和下拉电路(3)，所述第二反转电路包含上拉电路(4)和下拉电路(5)。延迟电路还包含：第一通道晶体管(6)，其在电源电位和输出节点之间与第一反转电路的上拉电路串联连接；第二通道晶体管(7)，其在接地电位和输出节点(Out)之间与第一反转电路的下拉电路(2)串联连接；第三通道晶体管(8)，其串联插入到输入节点(In)和第二反转电路的上拉电路之间；以及第四通道晶体管(9)，其串联连接于输入节点和第二反转电路的下拉电路之间。延迟电路的延迟特性能够通过在第一至第四通道晶体管的栅极上施加的控制信号(C1～C4)的组合来改变。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术设及在忍片上测定集成电路动作时的信号传输时间的延迟监测电路W及 能够用于该延迟监测电路中的可重构的延迟电路。此外，本专利技术设及对集成电路中的晶体 管的偏差进行测定、校正的电路W及方法。
技术介绍
随着集成电路的小型化，晶体管的特性偏差正在扩大。特性偏差粗分为忍片内的 晶体管特性一致变动的忍片间偏差部分和各晶体管的特性各自变动的忍片内偏差部分。基 于晶体管特性的偏差，集成电路内的信号传输时间会有偏差。为了 W尽可能少的耗能使集 成电路动作，使用了根据晶体管的特性偏差来将时钟频率或电源电压调整为适当值、或者 是调整施加在晶体管基板上的电压来对特性偏差量进行校正的方法。为了进行运些调整， 需要对nMOS晶体管特性和pMOS晶体管特性的偏差量进行评估，因此，使用了将多段延迟电 路进行连接的延迟监测电路(参考专利文献1等，非专利文献1等）。 图18示出了非专利文献1中公开的用于延迟监测电路的现有的延迟电路的例子。 图18(a)中示出的延迟电路是普通的可逆逻辑口（反相器），其延迟特性由nMOS晶体管和 pMOS晶体管两者的特性决定。图18 (b)所示的延迟电路是在nMOS晶体管的栅极中插入nMOS 通道晶体管的结构，其延迟特性受nMOS晶体管的特性影响较大。图iWc)中所示的延迟电路 是在pMOS晶体管的栅极中插入pMOS通道晶体管的结构，其延迟特性受pMOS晶体管的特性影 响较大。 晶体管的特性偏差的主要因素有阔值电压和沟道长度。其中，关于图18(a)~（C) 中所示的延迟电路，如果求出将沟道长度变化量A L设为0时的nMOS晶体管的阔值电压的变 化量Δ VthnW及相对于pMOS晶体管的阔值电压的变化量A Vthp的延迟时间的变化量，则变成 图19所示的特性。在图19中，实线A、B、C表示针对图18(a)、（b)、（c)所示的各个延迟电路的 特性。图18 (a)的延迟电路中，Δ Vthn和Δ Vthp同等程度地影响延迟时间。图18 (b)的延迟电路 中，主要是A Vthn影响延迟时间。图18(c)的延迟电路中，主要是AVthp影响延迟时间。 延迟监测电路由将运些延迟电路仅串联连接逻辑不可逆的段数而构成的环形振 荡电路构成。该电路的振荡频率由各延迟电路的延迟时间决定。 决定仅W图18(a)~（C)所示的电路的任意一种构成所有延迟电路的延迟监测电 路的振荡频率的主要原因能够分别与A L和Δ Vthn和A Vthp、A L和Δ Vthn、A L和Δ Vthp近似。 Δ L、Δ Vthn、Δ Vthp的忍片内偏差部分是随机产生的。因此，在基于通过多段同一种类延迟电 路的信号传输延迟时间中，忍片内偏差的影响相互抵消而未表现出，在所有延迟电路中共 同产生的忍片间偏差的影响表现出来。因此，根据仅W图18(a)~（C)所示电路的任意一种 构成所有延迟电路的Ξ种延迟监测电路的振荡频率，就能够逆向计算出nMOS晶体管的阔值 电压变化量、pMOS晶体管的阔值电压变化量、W及两个晶体管的沟道长度变化量的忍片间 偏差量。由于忍片内偏差是随机产生的现象，所w准备有统计意义数量的延迟监测电路， 根据它们的振荡频率的偏差量，就能够逆向计算出忍片内偏差量。为了提高推测的偏差量 的精度，需要准备多个延迟监测电路，运样，分配到延迟监测电路的忍片面积就会增大。[000引现有技术文献 专利文献 专利文献1:日本特开2001-44369号公报 专利文献1:国际公开W099/12263 非专利文献 1: Islam A.K.M.Mah化zul,Akira Tsuchiya,Kazutoshi Kobayashi , HidetoshiOnodera,"Variation-sensitive Monitor Circuits for Estimation of Global Process Parameter VariationIEEE Trans . Semiconductor Manufacturing, vol25,no 4,pp.571-580,2012/12. 非专利文献2:Shuichi Fujimoto,Takashi Matsumoto and Hidetoshi OnoderaInhomogeneous Ring Oscillator for WID Variability and RTN Ch曰r曰cteriz曰tion,''Proc.25th IEEE Intern曰tion曰 1 Conferenceon Microelectronic Test Structures,pp.25-30,2012/03. 如上所述，在使用现有的延迟电路来构成延迟监测电路的情况下，为了推测对晶 体管特性赋予偏差的主要原因的忍片间偏差量，需要至少主要原因的数量W上的具有不同 延迟特性的延迟监测电路。进而，为了推测忍片内偏差量的统计量，需要多个延迟监测电 路。 目P，为了通过使用现有延迟电路的延迟监测电路来评估晶体管的忍片间偏差和忍 片内偏差，就需要多个延迟监测电路。由于根据需要的延迟监测电路的数量而使得忍片面 积增大，所W存在忍片的制造成本增加的问题。
技术实现思路
本专利技术为了解决上述问题而作出，其目的在于，提供一种用于延迟监测电路的延 迟电路，所述延迟监测电路在忍片上测定集成电路动作时的信号传输时间，所述延迟电路 能够抑制延迟监测电路的忍片面积增大，实现制造成本的降低。 在本专利技术的第一方式中提供一种包含于延迟监测电路的可重构的延迟电路，所述 延迟监测电路测定集成电路内的信号传输时间的延迟。延迟电路包含:输入节点，其输入输 入信号;输出节点，其输出输出信号;第一反转电路；W及第二反转电路。第一反转电路包含 上拉电路和下拉电路的串联电路，所述上拉电路根据所述输入信号在接通时将电源电位连 接到所述输出节点上，所述下拉电路根据所述输入信号在接通时将接地电位连接到所述输 出节点上。第二反转电路包含上拉电路和下拉电路的串联电路，所述上拉电路根据所述输 入信号在接通时将电源电位连接到所述输出节点上，所述下拉电路根据所述输入信号在接 通时将接地电位连接到所述输出节点上。延迟电路还包含:第一通道晶体管，其在所述电源 电位和所述输出节点之间与所述第一反转电路的上拉电路串联连接;第二通道晶体管，其 在所述接地电位和所述输出节点之间与所述第一反转电路的下拉电路串联连接;第Ξ通道 晶体管，其串联连接于所述输入节点和所述第二反转电路的上拉电路的输入之间；W及第 四通道晶体管，其串联连接于所述输入节点和所述第二反转电路的下拉电路的输入之间。 延迟电路的延迟特性能够通过施加于所述第一通道晶体管至第四通道晶体管的栅极的控 制信号的组合来改变。 通过上述结构，通过1个延迟电路，就能够实现具有各种延迟特性的电路结构。例 如，WpMOS晶体管构成上拉电路W及第Ξ通道晶体管，WnMOS晶体管构成下拉电路W及第 四通道晶体管，由此，就能够个延迟电路实现下述的电路：1)具有普通的可逆逻辑口（反 相器)的延迟特性的电路，2)具有nMOS晶体管的特性被较强影响的延迟特性的电路，3)具有 pMOS晶体管的特性被较强影响的延迟特性的电路。 在本专利技术的第二方式中，提供一种用本文档来自技高网...
【技术保护点】
一种延迟电路，为包含于测定集成电路内的信号传输时间延迟的延迟监测电路中的可重构的延迟电路，其特征在于，包括：输入节点，输入输入信号；输出节点，输出输出信号；第一反转电路，包含上拉电路和下拉电路的串联电路，所述上拉电路根据所述输入信号在接通时将电源电位连接到输出节点上，所述下拉电路根据所述输入信号在接通时将接地电位连接到所述输出节点上；第二反转电路，包含上拉电路和下拉电路的串联电路，所述上拉电路根据所述输入信号在接通时将电源电位连接到所述输出节点上，所述下拉电路根据所述输入信号在接通时将接地电位连接到所述输出节点上；第一通道晶体管，在所述电源电位和所述输出节点之间与所述第一反转电路的上拉电路串联连接；第二通道晶体管，在所述接地电位和所述输出节点之间与所述第一反转电路的下拉电路串联连接；第三通道晶体管，串联连接于所述输入节点和所述第二反转电路的上拉电路的输入之间；以及第四通道晶体管，串联连接于所述输入节点和所述第二反转电路的下拉电路的输入之间，通过对所述第一通道晶体管至第四通道晶体管的栅极施加的控制信号的组合来改变延迟特性。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：小野寺秀俊，伊斯拉姆·AKM·曼弗祖，
申请(专利权)人：国立研究开发法人科学技术振兴机构，
类型：发明
国别省市：日本;JP
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