低成本与门电路制造技术

本实用新型专利技术提供一种低成本与门电路，其包括：第一与门输入端；第二与门输入端；与门输出端；第一PMOS晶体管，其源极与第一与门输入端相连，其栅极与第二与门输入端相连；第二PMOS晶体管，其源极与第一与门输入端相连，其栅极与第一PMOS晶体管的漏极相连，其漏极与所述与门输出端相连；第一NMOS晶体管，其栅极与第二与门输入端相连，其源极接地，其漏极与第一PMOS晶体管的漏极相连；第一电阻，其连接于所述与门输出端和接地端之间。本实用新型专利技术中的与门电路只需要3个MOS晶体管以及一个电阻或电流源，实现成本更低，芯片面积更小。

【技术实现步骤摘要】
【专利说明】
本技术涉及与门电路，特别涉及低成本与门电路。【
技术介绍
】图1描述了一种现有技术中的与门电路的实现方式。所述与门电路包括PMOS (P-channel Metal Oxide Semiconductor)管 MP1、MP2、MP3、NMOS (N-channel MetalOxide Semiconductor)管 MN1、MN2、MN3 构成。当输入信号A为高电平且输入信号B为高电平时，丽1和丽2导通，MP1和MP2截止，此时QB为低电平，经过MP3和丽3组成的反相器后，输出信号Q为高电平。当输入信号A为高电平且输入信号B为低电平时，丽1和MP2导通，MP1和丽2截止，此时QB为高电平，经过MP3和丽3组成的反相器后，输出信号Q为低电平。当输入信号A为低电平且输入信号B为低电平时，MP1和MP2导通，丽1和丽2截止，此时QB为高电平，经过MP3和丽3组成的反相器后，Q为低电平。当输入信号A为低电平且输入信号B为高电平时，MP1和丽2导通，丽1和MP2截止，此时QB为高电平，经过MP3和丽3组成的反相器后，输出信号Q为低电平。图1所示电路表现为与门逻辑功能，但图1中所需3个PM0S和3个NM0S晶体管，总共需要6个器件，成本较高。因此有必要提供一种新的解决方案来解决上述问题。【
技术实现思路
】本技术的目的在于提供一种与门电路，其需要更少的晶体管，成本更低。为实现上述目的，本技术提供一种与门电路，其包括:第一与门输入端；第二与门输入端；与门输出端；第一 PM0S晶体管，其源极与第一与门输入端相连，其栅极与第二与门输入端相连；第二 PM0S晶体管，其源极与第一与门输入端相连，其栅极与第一 PM0S晶体管的漏极相连，其漏极与所述与门输出端相连；第一 NM0S晶体管，其栅极与第二与门输入端相连，其源极接地，其漏极与第一 PM0S晶体管的漏极相连；第一电阻，其连接于所述与门输出端和接地端之间。进一步的，所述第一电阻替换为第一电流源，该第一电流源的输入端与所述与门输出端相连，其输出端与接地端相连。进一步的，第一PM0S晶体管和第二PM0S晶体管的衬体端与其源极相连，第一NM0S晶体管的衬体端与其源极相连。进一步的，在第一与门输入端和第二与门输入端均为高电平时，第一 NM0S晶体管导通，第一 PM0S晶体管截止，第二 PM0S晶体管导通，所述与门输出端为高电平，在第一与门输入端和第二与门输入端均为低电平时，第一 NM0S晶体管截止，第一 PM0S晶体管导通，第二PM0S晶体管截止，所述与门输出端为低电平，在第一与门输入端为高电平且第二与门输入端为低电平时，第一 NM0S晶体管截止，第一 PM0S晶体管导通，第二 PM0S晶体管截止，所述与门输出端为低电平，在第一与门输入端为低电平且第二与门输入端为高电平时，第一NMOS晶体管导通，第一 PMOS晶体管截止，第二 PMOS晶体管导通，所述与门输出端为低电平。与现有技术相比，本技术中的与门电路只需要3个M0S晶体管以及一个电阻或电流源，实现成本更低，芯片面积更小。【【附图说明】】结合参考附图及接下来的详细描述，本技术将更容易理解，其中同样的附图标记对应同样的结构部件，其中:图1为现有的与门电路的电路示意图；图2为本技术中的与门电路的第一实施中的电路示意图；图3为本技术中的与门电路的第二实施中的电路示意图。【【具体实施方式】】为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本技术作进一步详细的说明。此处所称的“一个实施例”或“实施例”是指与所述实施例相关的特定特征、结构或特性至少可包含于本技术至少一个实现方式中。在本说明书中不同地方出现的“在一个实施例中”并非必须都指同一个实施例，也不必须是与其他实施例互相排斥的单独或选择实施例。本技术中的“多个”、“若干”表示两个或两个以上。本技术中的“和/或”表示“和”或者“或”。图2为本技术中的与门电路的第一实施中的电路示意图。如图2所示的，所述与门电路包括:第一与门输入端A、第二与门输入端B、与门输出端Q、第一 PM0S晶体管MP21、第二 PM0S晶体管MP22、第一 NM0S晶体管MN21和第一电阻R1。第一 PM0S晶体管MP21的源极与第一与门输入端A相连，其栅极与第二与门输入端B相连。第二 PM0S晶体管MP22的源极与第一与门输入端A相连，其栅极与第一 PM0S晶体管MP21的漏极相连，其漏极与所述与门输出端Q相连。第一 NM0S晶体管丽21的栅极与第二与门输入端B相连，其源极接地，其漏极与第一 PM0S晶体管MP21的漏极相连。第一电阻R1连接于所述与门输出端Q和接地端之间。第一 PM0S晶体管MP21和第二 PM0S晶体管MP22的衬体端与其源极相连，第一 NM0S晶体管MN21的衬体端与其源极相连。所述第一电阻R1的电阻值较大，形成弱下拉，电阻R1的电阻范围为10K欧姆至100M欧姆。当与门输出端Q没有被第二 PM0S晶体管MP22强上拉至高电平时，与门输出端Q被第一电阻R1弱下来至低电平。在第一与门输入端A和第二与门输入端B均为高电平时，第一 NM0S晶体管丽21导通，第一 PM0S晶体管MP21截止，导致第二 PM0S晶体管MP2导通，所述与门输出端Q为高电平。在第一与门输入端A和第二与门输入端B均为低电平时，第一 NM0S晶体管丽21截止，第一 PM0S晶体管MP21导通，导致第二 PM0S晶体管MP22截止，第一电阻R1下拉，使得所述与门输出端Q为低电平。在第一与门输入端A为高电平且第二与门输入端B为低电平时，第一 NM0S晶体管MN21截止，第一 PM0S晶体管MP21导通，导致第二 PM0S晶体管MP22截止，第一电阻R1下拉，使得所述与门输出端Q为低电平。在第一与门输入端A为低电平且第二与门输入端B为高电平时，第一 NMOS晶体管丽21导通，第一 PMOS晶体管MP21截止，导致第二 PMOS晶体管MP22导通，由于第一与门输入端A为低电平，因此所述与门输出端Q为低电平。图2的实现方式中仅需2个PM0S管，1个NM0S管，1个电阻，总共4个器件，因此其成本更低。在集成电路实现中，芯片面积较小。如果在对于印刷电路板上采用分离器件实现时，其印刷电路板的面积也较小。图3为本技术中的与门电路的第二实施中的电路示意图。图3所示的与门电路与图2中的与门电路的不同之处在于:其用电流源II替换了第一电阻R1，其实现效果相似，形成弱下拉。当与门输出端Q没有被第二 PM0S晶体管MP22强上拉至高电平时，与门输出端Q被弱下来至低电平。上述说明已经充分揭露了本技术的【具体实施方式】。需要指出的是，熟悉该领域的技术人员对本技术的【具体实施方式】所做的任何改动均不脱离本技术的权利要求书的范围。相应地，本技术的权利要求的范围也并不仅仅局限于所述【具体实施方式】。【主权项】1.一种与门电路，其特征在于，其包括: 第一与门输入端； 第二与门输入端； 与门输出端； 第一 PMOS晶体管，其源极与第一与门输入端相连，其栅极与第二与门输入端相连；第二 PMOS晶体管，其源极与第一本文档来自技高网...

【技术保护点】
一种与门电路，其特征在于，其包括：第一与门输入端；第二与门输入端；与门输出端；第一PMOS晶体管，其源极与第一与门输入端相连，其栅极与第二与门输入端相连；第二PMOS晶体管，其源极与第一与门输入端相连，其栅极与第一PMOS晶体管的漏极相连，其漏极与所述与门输出端相连；第一NMOS晶体管，其栅极与第二与门输入端相连，其源极接地，其漏极与第一PMOS晶体管的漏极相连；第一电阻，其连接于所述与门输出端和接地端之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：王钊，
申请(专利权)人：无锡中感微电子股份有限公司，
类型：新型
国别省市：江苏;32