一种支持输入输出模式的PWM架构制造技术

本发明专利技术提供一种支持输入输出模式的PWM架构，一配置接口、寄存器组及至少一个通道，所述配置接口连接至所述寄存器组，所述寄存器组分别连接至每个所述通道；所述配置接口即为总线接口，用于CPU配置PWM寄存器的接口；所述寄存器组是用于保存CPU配置的信息；每个所述通道包括控制信息、分频电路及控制逻辑，所述控制信息分别连接所述寄存器组及分频电路，所述分频电路连接至所述控制逻辑；所述控制信息用于对寄存器组中的配置信息进行解析，产生相应的通道控制信号；所述控制逻辑用于对输出通道对应的PWM信号进行逻辑控制，确保输出CPU配置的信号；所述分频电路用于对输入时钟的分频，从而生成控制逻辑所需要的工作时钟。

【技术实现步骤摘要】

本专利技术涉及一种支持输入输出模式的PWM架构。
技术介绍
目前PWM中一旦通过寄存器更改了占空比，占空比的设置立即生效，而PWM硬件中的输出处于输出的任意状态，可能会造成长时间的低电平输出或者高电平输出，因此在此种情况下，需要关闭PWM，重新配置占空比；并且现有技术PWM的架构设计上一般只支持单通道，而且输出的PWM信号受CPU时时控制，在间歇模式下，会出现CPU配置导致PWM输出错误的场景出现；并且传统架构在CPU重新配置PWM输出的时候会导致输出PWM信号出现停留在上次配置输出情况。
技术实现思路
本专利技术要解决的技术问题，在于提供一种支持输入输出模式的PWM架构。本专利技术是这样实现的:一种支持输入输出模式的PWM架构，包括:一配置接口、寄存器组及通道，所述配置接口连接至所述寄存器组，所述寄存器组分别连接至每个所述通道;所述配置接口，用于CPU配置PWM寄存器；所述寄存器组是用于保存CPU配置的信息；所述通道包括控制信息、分频电路及控制逻辑，所述控制信息分别连接所述寄存器组及分频电路，所述分频电路连接至所述控制逻辑；所述控制信息用于对寄存器组中的配置信息进行解析，产生相应的通道控制信号;所述控制逻辑用于对输出通道对应的PWM信号进行逻辑控制，确保输出CPU配置的信号；所述分频电路用于对输入时钟的分频，从而生成控制逻辑所需要的工作时钟。进一步地，所述通道个数至少一个。进一步地，所述配置接口为总线接口。本专利技术具有如下优点:本专利技术一种支持输入输出模式的PWM架构，实现不用关闭PWM即可实现占空比的更新，实现软件的简化，输出波形是连续平滑过渡的，解决了传统架构在CPU重新配置PWM输出的时候会导致输出PWM信号出现停留在上次配置输出的情况。【附图说明】下面参照附图结合实施例对本专利技术作进一步的说明。图1为本专利技术架构原理示意图。图2为本专利技术输入模式时序图。图3为本专利技术输出时间歇输出模式的时序图。图4为本专利技术输出时连续输出模式的时序图。【具体实施方式】如图1所示，一种支持输入输出模式的PWM架构，包括:一配置接口、寄存器组及至少一个通道，所述配置接口连接至所述寄存器组，所述寄存器组分别连接至每个所述通道;所述配置接口即为总线接口，用于CPU配置PWM寄存器；所述寄存器组是用于保存CPU配置的信息；每个所述通道包括控制信息、分频电路及控制逻辑，所述控制信息分别连接所述寄存器组及分频电路，所述分频电路连接至所述控制逻辑；所述控制信息用于对寄存器组中的配置信息进行解析，产生相应的通道控制信号;所述控制逻辑用于对输出通道对应的PWM信号进行逻辑控制，确保输出CPU配置的信号；所述分频电路用于对输入时钟的分频，从而生成控制逻辑所需要的工作时钟。本专利技术一种【具体实施方式】如下:如图1所示，该架构主要由配置接口，寄存器组和4个通道组成。配置接口是总线接口，用于CPU配置PWM的寄存器。寄存器组是用于保存CPU配置的信息。PWM中有4个独立的通道，可以实现具体的功能。接口上输入的控制信息控制着通道的具体形为，而时钟分频电路实现对总线输入时钟的分频，从而生成控制逻辑所需要的工作时钟，同时PWM输入输出所用的时钟也是工作时钟。通道的控制逻辑在根据控制信息进行通道相应的操作，实现PWM的输入输出通道。通道可以实现如下功能:通道控制信息实际上就是对寄存器配置信息的解析，产生相应的通道控制信号。通道控制逻辑是设计在通道内部，对输出通道对应的pwm信号进行逻辑控制，确保输出CPU配置的pwm_out信号。1、输入功能对输入的波形进行采样，如果出现高低电平的翻转，产生中断信号。如图2所示，图中时序中pwm_in是输入信号，在时钟信号clk_pwm信号的采样下，采样到pwm_in由低电平到高电平切换，产生一个int输出(中断输出信号)，告知CPU响应中断。同样pwm_in由高电平到低电平切换也会产生一个中断输出信号。2、输出功能(1)间歇模式输出几个周期的波形，在输出完成时产生中断。如图3所示，在CPU配置下，产生固定cycle数目的pwm_out信号，并且在产生完pwm_out信号之后会产生一个中断pwm_int ;其中，l/2duty值得是按照cpu配置，产生的pwm_0Ut处在低电平状态，这里与正常时钟输出不一样的地方是，低电平分散在高电平2段，形成一个完整的周期，Per1d是输出的pwm_out周期的意思。。(2)连续模式连续输出所需要的波形，直至通道被关闭。如图4所示，CPU配置为连续工作模式下，会连续输出按照CPU配置的pwm_out时钟周期和占空比的pwm_out信号，指导下次CPU再次配置更改pwm_out输出设置参数为止停止。CPU配置新的占空比配置；之后CPU判断PWM是否处于输出完整波形的最后一个循环；若是，则将新的占空比配置生效，PWM输出基于该新的占空比配置的占空比波形；否贝ij，PWM继续输出原来的波形，新的占空比配置保存至寄存器组中，直至PWM处于输出完整波形的最后一个循环，之后将寄存器组中保存的占空比配置生效，PWM输出基于该占空比配置的占空比波形。虽然以上描述了本专利技术的【具体实施方式】，但是熟悉本
的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本专利技术的范围的限定，熟悉本领域的技术人员在依照本专利技术的精神所作的等效的修饰以及变化，都应当涵盖在本专利技术的权利要求所保护的范围内。【主权项】1.一种支持输入输出模式的PffM架构，其特征在于:包括:一配置接口、寄存器组及通道，所述配置接口连接至所述寄存器组，所述寄存器组分别连接至每个所述通道； 所述配置接口，用于CPU配置PWM寄存器； 所述寄存器组是用于保存CPU配置的信息； 所述通道包括控制信息、分频电路及控制逻辑，所述控制信息分别连接所述寄存器组及分频电路，所述分频电路连接至所述控制逻辑； 所述控制信息用于对寄存器组中的配置信息进行解析，产生相应的通道控制信号； 所述控制逻辑用于对输出通道对应的PWM信号进行逻辑控制，确保输出CPU配置的信号; 所述分频电路用于对输入时钟的分频，从而生成控制逻辑所需要的工作时钟。2.根据权利要求1所述的一种支持输入输出模式的PWM架构，其特征在于:所述通道个数至少一个。3.根据权利要求1所述的一种支持输入输出模式的PWM架构，其特征在于:所述配置接口为总线接口。【专利摘要】本专利技术提供一种支持输入输出模式的PWM架构，一配置接口、寄存器组及至少一个通道，所述配置接口连接至所述寄存器组，所述寄存器组分别连接至每个所述通道；所述配置接口即为总线接口，用于CPU配置PWM寄存器的接口；所述寄存器组是用于保存CPU配置的信息；每个所述通道包括控制信息、分频电路及控制逻辑，所述控制信息分别连接所述寄存器组及分频电路，所述分频电路连接至所述控制逻辑；所述控制信息用于对寄存器组中的配置信息进行解析，产生相应的通道控制信号；所述控制逻辑用于对输出通道对应的PWM信号进行逻辑控制，确保输出CPU配置的信号；所述分频电路用于对输入时钟的分频，从而生成控制逻辑所需要的工作时钟。【IPC分类】H03K7/08【公开号】CN105406844【申请号】CN201510690669【专利技术人】张明懿 【申本文档来自技高网...

【技术保护点】
一种支持输入输出模式的PWM架构，其特征在于：包括：一配置接口、寄存器组及通道，所述配置接口连接至所述寄存器组，所述寄存器组分别连接至每个所述通道；所述配置接口，用于CPU配置PWM寄存器；所述寄存器组是用于保存CPU配置的信息；所述通道包括控制信息、分频电路及控制逻辑，所述控制信息分别连接所述寄存器组及分频电路，所述分频电路连接至所述控制逻辑；所述控制信息用于对寄存器组中的配置信息进行解析，产生相应的通道控制信号；所述控制逻辑用于对输出通道对应的PWM信号进行逻辑控制，确保输出CPU配置的信号；所述分频电路用于对输入时钟的分频，从而生成控制逻辑所需要的工作时钟。

【技术特征摘要】

【专利技术属性】
技术研发人员：张明懿，
申请(专利权)人：福州瑞芯微电子股份有限公司，
类型：发明
国别省市：福建;35