执行双相关的装置和方法制造方法及图纸

描述了一种用于对所接收的信号以及来自通信标准的多个预定的码片代码执行相关函数的装置。该装置包括：第一多个逻辑门，被配置为可操作用于接收在预定的采样频率下采样的信号并按照相关函数对输入信号执行预定的乘法运算的乘法器单元；可操作用于接收并存储来自第一多个逻辑门的乘法值的第一存储器单元；将来自按照相关函数对多个码片代码执行的预定的乘法运算的值存储于其内的第二存储器单元；以及第二多个逻辑门，被配置为用于接收从第一存储器单元和第二存储器单元输出的乘法值并在将来自第二存储器单元的乘法值考虑在内的情况下对来自第一存储器单元的乘法值求和的加法器单元。

【技术实现步骤摘要】
【国外来华专利技术】执行双相关的装置和方法
本专利技术一般地涉及用于信号处理的，并且特别是用于实施相关函数解码过程的方法和装置。
技术介绍
本专利技术的申请人先前已经在GB2472774B中描述了无线收发器。在GB2472774B中所描述的无线收发器实施了用于在作为直接序列扩频(DSSS)接收器系统的一部分的基带解调/检测电路中进行符号检测的双相关算法。在GB2472774B中所描述的实例使用了IEEE802.15.4标准，在该标准中，16个可能的符号以每个符号32个码片(或位)的码片代码(chipcode)来编码(即，传播)。附图中的图1示意性地示出了在GB2472774B中描述的双相关的表示。该图所示的相关函数在基带信号以及具有深度高达3的滞后延迟的同一基带信号上执行。该相关函数同样使用已有根据所选标准的码片代码存储于其内的查找表(LUT)。该相关函数的输出是每个码片代码的相关值，该相关值指示所接收的符号对应于每个码片代码的可能性。关于相关函数如何执行的更多细节可参见GB2472774B。双相关算法可以表示如下：具有(复数乘法)：所接收的基带信号yn：yn＝IBBn+jQBBn符号s的伪随机噪声(PN)直接序列扩频码片代码：ss＝SIs+jSQs参数：符号数：s＝0–15每个符号的码片数：n＝0–31码片(或位)的滞后延迟：d＝1–3如同在GB2472774B中所描述的，所接收的信号在被馈送到典型为在4位下操作的模数转换器(ADC)之前先通过模拟电路处理。来自ADC的数字信号随后被馈送到以为8的过采样因子(或NOS)来操作的采样器，但是从2到16的其他整数值也可以使用。图1所示的相关函数包括用于传入的基带信号yn的非平凡乘法、用于所存储的码片代码ss的平凡乘法，以及算术处理(y*n*yn-d)*(sn*s*n-d)或外积处理，如同下文将进一步描述的。用于传入的基带信号yn的非平凡乘法：用于(y*n*yn-d)的运算：IQBB(d,n)＝IBB(n-d)*IBB(n)+QBB(n-d)*QBB(n)QIBB(d,n)＝QBB(n-d)*IBB(n)+IBB(n-d)*QBB(n)IBB(n-d)*IBB(n)d＝1…3QBB(n-d)*QBB(n)n＝d…31IBB(n-d)*QBB(n)QBB(n-d)*QBB(n)对于以上所示出的用于传入的信号的非平凡乘法，就4位ADC转换的基带信号而言需要4*(31+30+29)＝360次乘法以及180次求和。用于所存储的码片代码ss的平凡乘法：用于(sn*s*n-d)的运算：Sql(s,d,n)＝SI(s,n-d)*SI(s,n)+SQ(s,n-d)*SQ(n)SqQ(s,d,n)＝SQ(s,n-d)*SI(s,n)+SI(s,n-d)*SQ(n)SI(s,i),SQ(s,i)＝(0,1)对于以上所示出的平凡乘法，需要5760次1位乘法(逻辑与(AND))以及2880次求和。对于(y*n*yn-d)*(sn*s*n-d)的进一步算术处理或外积，需要5760次乘法以及4320次求和。综上所述，在对包括具有4位分辨率的复杂的输入信号(即，IBB、QBB)的每个都具有使用深度3(d)的滞后延迟的32码片(n)的代码字的16个代码(s)执行时，相关函数会导致(n*d*s)的3维问题。应当要意识到，如果在GB2472774B中描述的收发器，包括用于执行双相关函数的逻辑门，被实施于专用集成电路(ASIC)内，则从用于小功率的且优选为低成本的接收器的面积(即，硅面积)、成本(即，制造和产量)及功耗的角度来看，双相关函数或算法的直接实现将是复杂和昂贵的。因此，希望降低用来执行相关函数的硬件的复杂性(例如，在逻辑门的数量方面)，使得硅面积和功耗同样可以被减少。
技术实现思路
根据本专利技术的第一方面，本专利技术提供了一种用于对所接收的信号以及来自通信标准的多个预定的码片代码执行相关函数的装置，该装置包括：第一多个逻辑门，被配置为可操作用于接收在预定的采样频率下采样的信号并按照相关函数对输入信号执行预定的乘法运算的乘法器单元；可操作用于接收并存储来自第一多个逻辑门的乘法值的第一存储器单元；将来自按照相关函数对多个码片代码执行的预定的乘法运算的值存储于其内的第二存储器单元；以及第二多个逻辑门，被配置为用于接收从第一存储器单元和第二存储器单元输出的乘法值并在将来自第二存储器单元的乘法值考虑在内的情况下对来自第一存储器单元的乘法值求和的加法器单元。根据某些实施例，该装置还包含被配置为可操作用于接收从第二多个逻辑门接收的值并对求其和的结果加法器单元的第三多个逻辑门。根据某些实施例，该装置还包含可操作用于选择与存储于第二存储器单元内的码片代码中的一个码片代码关联的乘法值以将其输出到第二多个逻辑门的定序器，由此第二多个逻辑门可操作用于在将所选的码片代码的乘法值考虑在内的情况下对来自第一存储器单元的乘法值求和。根据某些实施例，该装置还包含可操作用于接收并存储所选的码片代码的来自第三多个逻辑门的值的和的相关值存储器单元，其中该相关值存储器单元被配置用于接收来自定序器的选择信号，以选择用于存储来自第三多个逻辑门的值的和的在相关值存储器单元内的位置。根据某些实施例，该装置还包含被配置用于依据存储于第二存储器单元内的关联值的符号给来自第一多个逻辑门的每个值指派正号或负号的符号选择单元。根据某些实施例，该装置还包含被配置用于将所接收的采样信号存储于其内并将采样信号值输出到第一多个逻辑门的输入样本存储器。根据某些实施例，第一多个逻辑门被配置用于基于码片代码内的码片数并行地执行预定数量的乘积计算，并且其中输入样本存储器被配置用于基于相关函数和码片代码内的码片数将预定数量的样本输出到第一多个逻辑门。根据某些实施例，第一多个逻辑门被配置用于执行预定的乘积计算并将结果输出到第一存储器单元，其中输入样本存储器被配置用于基于相关函数将样本输出到第一多个逻辑门。根据某些实施例，第一存储器单元包含串联布置的多个单元，其中每个单元都包含用于输出乘法值的输出，由此来自该多个单元的乘法值由(from)第一多个逻辑门串行存储并被并行输出。根据某些实施例，单元及单元输出的数量基于码片代码内的码片数。根据某些实施例，这些单元每个都包含串联布置的多个移位寄存器。根据某些实施例，这些单元中的一个被布置用于在通过这个单元来馈送值时依据接收自定序器的保持信号使值保持预定的时间段。根据某些实施例，第二多个逻辑门可操作用于在基于码片代码数的预定数量的乘法值被存储于第一存储器单元内时对来自第一存储器单元的乘法值求和。根据某些实施例，相关函数是双相关函数。根据本专利技术的第二方面，本专利技术提供了一种接收器，包含：用于接收模拟信号的模拟信号输入；被布置用于将所接收的模拟信号转换成数字信号的模数转换器；以及与模数转换器的输出连接的解调器；该解调器包含可操作用于在预定的采样频率下对数字信号采样的采样器以及根据本专利技术的第一方面的装置。根据本专利技术的第三方面，本专利技术提供了一种用于对所接收的信号以及来自通信标准的多个预定的码片代码执行相关函数的方法，该方法包括以下步骤：接收在预定的采样频率下采样的信号；按照相关函数对输入信号执行预定的乘法运算；将来自对输入信号执行的预定的乘法运算的乘法值存储本文档来自技高网...

【技术保护点】
一种用于对所接收的信号以及来自通信标准的多个预定的码片代码执行相关函数的装置，所述装置包含：第一多个逻辑门，被配置为乘法器单元，可操作用于接收在预定的采样频率下采样的信号，并按照所述相关函数对所述输入信号执行预定的乘法运算；第一存储器单元，可操作用于接收并存储来自所述第一多个逻辑门的乘法值；第二存储器单元，其内存储有来自按照所述相关函数对所述多个码片代码执行的预定的乘法运算的值；以及第二多个逻辑门，被配置为加法器单元，用于接收从所述第一存储器单元和所述第二存储器单元输出的乘法值，并考虑来自所述第二存储器单元的所述乘法值对来自所述第一存储器单元的所述乘法值求和。

【技术特征摘要】
【国外来华专利技术】2013.02.22 GB 1303154.7;2013.02.22 US 61/768,0101.一种用于对所接收的信号以及来自通信标准的多个预定的码片代码执行双相关函数的装置，所述装置包含：第一多个逻辑门，被配置为乘法器单元，可操作用于接收在预定的采样频率下采样的信号，并按照所述相关函数对输入信号执行预定的乘法运算；第一存储器单元，可操作用于接收并存储来自所述第一多个逻辑门的乘法值；第二存储器单元，其内存储有来自按照所述相关函数对所述多个码片代码执行的预定的乘法运算的值；第二多个逻辑门，被配置为加法器单元，用于接收从所述第一存储器单元和所述第二存储器单元输出的乘法值，并考虑来自所述第二存储器单元的所述乘法值对来自所述第一存储器单元的所述乘法值求和；以及符号选择单元，被配置用于依据存储于所述第二存储器单元内的关联值的符号给来自所述第一多个逻辑门的每个值指派正号或负号。2.根据权利要求1所述的装置，包含：第三多个逻辑门，被配置为结果加法器单元，可操作用于接收从所述第二多个逻辑门接收的值并对其求和。3.根据权利要求2所述的装置，包含：定序器，可操作用于选择要输出到所述第二多个逻辑门的、与存储于所述第二存储器单元内的所述码片代码之一关联的乘法值，由此所述第二多个逻辑门可操作用于考虑所选码片代码的所述乘法值对来自所述第一存储器单元的所述乘法值求和。4.根据权利要求3所述的装置，包含：相关值存储器单元，可操作用于接收并存储所选码片代码的来自所述第三多个逻辑门的和值，其中所述相关值存储器单元被配置用于接收来自所述定序器的选择信号以在所述相关值存储器单元内选择用于存储来自所述第三多个逻辑门的和值的位置。5.根据权利要求1所述的装置，包含：输入样本存储器，被配置用于将所接收的采样信号存储于其内并将采样信号值输出到所述第一多个逻辑门。6.根据权利要求5所述的装置，其中所述第一多个逻辑门被配置用于基于所述码片代码内的码片数并行地执行预定数量的乘积计算，并且其中所述输入样本存储器被配置用于基于所述相关函数以及所述码片代码内的所述码片数将预定...

【专利技术属性】
技术研发人员：W·布鲁什纳，
申请(专利权)人：卡斯寇达有限公司，
类型：发明
国别省市：英国;GB