本发明专利技术提供了一种基于循环左移的CDR中准循环LDPC串行编码器，该编码器包括27个预先存储所有码率生成矩阵中循环矩阵生成多项式的生成多项式查找表、27个对信息比特和生成多项式进行标量乘的256位二进制乘法器、27个对乘积和移位寄存器内容进行模2加的256位二进制加法器、27个存储被循环左移1位的和的256位移位寄存器。最终，校验数据包含于27个移位寄存器中。本发明专利技术提供的串行编码器兼容CDR系统中所有码率的准循环LDPC码，具有寄存器少、结构简单、功耗小、成本低等优点。
【技术实现步骤摘要】
本专利技术涉及信道编码领域，特别涉及一种⑶R系统中准循环LDPC码的串行编码 器。
技术介绍
低密度奇偶校验（Low-Density Parity-Check, LDPC)码是高效的信道编码技术之 一，而准循环LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩 阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为准循环LDPC 码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的 结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。 ⑶R是中国数字广播的英文简称，英文全称是China Digital Radio。⑶R标准采 用了系统形式的QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由aX c 个匕父13阶循环矩阵61」(0彡1〈&，3彡九丨3 = &+(3)构成的阵列，如下所示： 其中，I是bXb阶单位矩阵，0是bXb阶全零矩阵。G的连续b行和b列分别被 称为块行和块列。由式（1)可知，G有a块行和t块列。令 glij是循环矩阵Glij的生成多项 式。⑶R标准采用了四种不同码率的QC-LDPC码。对于这四种QC-LDPC码，均有t = 36和 b = 256。图1给出了不同码率η下的参数a和C0 对于⑶R标准，生成矩阵G对应码字V = (s，p)，G的前a块列对应的是信息向量 s = (e。，ei,…，eaXb D，后c块列对应的是校验向量p = (d。，(I1，…，(Itixb D。以b比特为一 段，信息向量s被等分为a段，即s = (s。，S1，…，sa D ;校验向量p被等分为c段，即p = (p。，P1,…，p。D。由V = sG可知，第j-a段校验向量满足 Pj a= S0G0i ^s1GllJ+-+S1Gli j+-+sa ^ j (2) 其中，0彡i〈a，a彡j〈t，t = a+c。令gf和gff'分别是生成多项式gy循环右移η 位和循环左移η位的结果，其中，OSnSb。那么，式（2)等号右边的第i项可展开为(3) 目前，QC-LDPC串行编码广泛采用的是基于C个I型移位寄存器加累加器（Type-I Shift-Register-Adder-Accumulator，SRAA-I)电路的方案。图 2 是单个 SRAA-I 电路的功 能框图，信息向量s逐位串行送入该电路。当用SRAA-I电路对校验段Pj a(a < j〈t)进行编 码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，累加器被清零 初始化。当第〇个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第0块行、第 j块列的生成多项式耗=g:，信息比特e<]移入电路，并与移位寄存器的内容g=进行标量 乘，乘积eug；^与累加器的内容O模2加，和eng:存回累加器。当第1个时钟周期到来时， 移位寄存器循环右移1位，内容变为gf，信息比特6 1移入电路，并与移位寄存器的内容 进行标量乘，乘积每g；jf与累加器的内容ec:g〗y模2加，和存回累加器。上述右 移-乘-加-存储过程继续进行下去。当第b-Ι个时钟周期结束时，信息比特eb i已移入电 路，此时累加器存储的是部分和这是信息段s。对p , a的贡献。当第b个时钟周期到 来时，移位寄存器从生成多项式查找表加载G的第1块行、第j块列的生成多项式&.广gf， 重复上述右移-乘-加-存储过程。当信息段81完全移入电路时，累加器存储的是部分和 SqGi^S1Gu。重复上述过程，直到整个信息向量s全部串行移入电路。此时，累加器存储的 是校验段 P] a。使用c个SRAA-I电路能构成图3所示的串行编码器，它在aXb个时钟周期 内同时求出c个校验段。该方案需要2XcXb个寄存器、cXb个二输入与门和cXb个二 输入异或门，还需要c个aXb比特ROM存储循环矩阵的生成多项式。 为兼容四种码率，⑶R标准中QC-LDPC串行编码的现有解决方案是基于27个 SRAA-I电路，需要13824个寄存器、6912个二输入与门和6912个二输入异或门，还需要 281088比特的ROM存储四种生成矩阵G的所有循环矩阵生成多项式。该方案的缺点之一是 需要大量寄存器，势必会造成电路的功耗大、成本高。
技术实现思路
⑶R系统中多码率QC-LDPC串行编码的现有实现方案存在功耗大、成本高的缺点， 针对这些技术问题，本专利技术提供了一种基于循环左移的串行编码器。 如图5所示，⑶R系统中多码率QC-LDPC码的串行编码器主要由4部分组成：生成 多项式查找表、b位二进制乘法器、b位二进制加法器和移位寄存器。编码过程分3步完成： 第1步，清零移位寄存器R。，R 1，…，R26;第2步，输入信息比特e k(0 < k〈aXb)，生成多项式 查找表L。，L1，…，L26分别输出码率τι生成矩阵G第i = (符号表示不大于k/ b的最大整数）块行中第a，a+Ι，…，t-Ι块列的生成多项式，这些生成多项式分别通过b位 二进制乘法器M。，M1,…，M 26与信息比特e k进行标量乘，b位二进制乘法器M。，M1,…，M26的乘 积分别通过b位二进制加法器A。，A 1,…，A26与移位寄存器R。，R1,…，R26的内容相加，b位二 进制加法器A。，A 1，…，A26的和被循环左移1位后的结果分别存入移位寄存器R。，R1，…，R 26; 第3步，以1为步长递增改变k的取值，重复第2步aXb次，直到整个信息向量s输入完 毕，此时，移位寄存器R。，R 1，…，R26存储的分别是校验段P。，P1，…，P26，它们构成了校验向量 P - (Po, Pl,…，P26)。 本专利技术提供的串行编码器结构简单，兼容CDR系统中所有码率的QC-LDPC码，能在 保持编码速度的条件下，减少寄存器，降低功耗，节约成本。 关于本专利技术的优势与方法可通过下面的专利技术详述及附图得到进一步的了解。【附图说明】 图1汇总了⑶R系统中四种码率QC-LDPC码生成矩阵的参数a和c ; 图2是I型移位寄存器加累加器SRAA-I电路的功能框图； 图3是由c个SRAA-I电路构成的QC-LDPC串行编码器； 图4是乘加移位寄存器MASR电路的功能框图； 图5是由27个MASR电路构成的一种基于循环左移的QC-LDPC串行编码器。【具体实施方式】 下面结合附图对本专利技术的较佳实施例作详细阐述，以使本专利技术的优点和特征能更 易于被本领域技术人员理解，从而对本专利技术的保护范围作出更为清楚明确的界定。 既然将循环矩阵的生成多项式gli ]循环右移η位等价于将它循环左移b-n位，即 g[r=g^'那么式⑶可改写为(4) 与式⑶相比，式⑷的显著优点是生成多项式gli]无需循环右移。式⑷是一 个乘-加-左移-存储的过程，其实现用乘加移位寄存器（Multiplier-Adder-Shift-Regi ster, MASR)电路。图4是MASR电路的功能框图，信息向量s被逐位串行送入该电路。当用 MSR电路对校验段Pj a(0 < j〈c)进行编码时，生成多项式查找表预先存储生成矩阵G的本文档来自技高网...
【技术保护点】
一种基于循环左移的CDR中准循环LDPC串行编码器，CDR是中国数字广播的英文简称，英文全称是China Digital Radio，准循环LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵Gi,j构成的阵列，gi,j是循环矩阵Gi,j的生成多项式，其中，t＝a+c，a、b、c、i、j和t均为非负整数，0≤i<a，a≤j<t，CDR标准采用了四种不同码率η的准循环LDPC码，η分别是1/4、1/3、1/2、3/4，对于这四种不同码率准循环LDPC码，均有t＝36和b＝256，四种不同码率对应的参数a分别是9、12、18、27，四种不同码率对应的参数c分别是27、24、18、9，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s＝(e0,e1,…,ea×b‑1)，后c块列对应的是校验向量p，以b比特为一段，校验向量p被等分为c段，即p＝(p0,p1,…,p26)，其特征在于，所述编码器包括以下部件：生成多项式查找表L0,L1,…,L26，分别预存所有码率准循环LDPC码生成矩阵G中第a,a+1,…,t‑1块列的循环矩阵生成多项式；b位二进制乘法器M0,M1,…,M26，分别对信息比特和生成多项式查找表L0,L1,…,L26的输出进行标量乘；b位二进制加法器A0,A1,…,A26，分别对b位二进制乘法器M0,M1,…,M26的乘积和移位寄存器R0,R1,…,R26的内容进行模2加；移位寄存器R0,R1,…,R26，分别存储b位二进制加法器A0,A1,…,A26的和被循环左移1位后的结果以及最终的校验段p0,p1,…,p26。...
【技术特征摘要】
【专利技术属性】
技术研发人员：张鹏，
申请(专利权)人：荣成市鼎通电子信息科技有限公司，
类型：发明
国别省市：山东;37
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