提供了一种在经由总线耦合到主机存储器控制器的存储模块中使用的设备，包括：存储模块控制逻辑，其用来生成具有大于或等于最小脉冲宽度的脉冲宽度的至主机存储器控制器的请求信号，其中所述最小脉冲宽度包括保证所述主机储存器控制器检测所述请求信号所需的多个时钟周期，以及其中所述请求信号的脉冲宽度指示除了至所述主机存储器控制器的请求信号之外的至少一个功能。
【技术实现步骤摘要】
【国外来华专利技术】
本文所描述的实施例大体涉及存储系统，在该存储系统中主机存储器控制器在单个通道或总线上与具有与耦合到通道和主机存储器控制器的插槽兼容的引脚布局的多个存储模块通信。主机存储器控制器支持由耦合到通道的多个存储模块所使用的协议，诸如双倍数据速率第三代(Double Data Rate Third Generat1n, DDR3)协议。如果诸如双列直插式存储模块(Dual In-Line Memory Module, DIMM)之类的存储模块具有不同的定时用于在总线上输出数据，诸如具有不同类型的DIMM的情况，则主机存储器控制器必须在不同的耦合DIMM之中为那些定时差进行调整。主机存储器控制器可以传送单周期命令。
技术介绍
在使用总线之前，主机存储器控制器必须配置存储模块用于操作。在DDR3协议中，主机存储器控制器可以使用模式寄存器设定(Mode Register Set, MRS)命令在存储模块封装上的存储器芯片中对多达八个模式寄存器进行编程，其中所述存储器芯片诸如动态随机存取存储器(Dynamic Random Access Memory, DRAM)芯片。MRS命令标识存储器芯片上的模式寄存器并且包括指示是否反转数据的反转比特(invers1n bit)。在训练了总线之后，主机存储器控制器于是可以使用总线用于读取和写入命令以及传递数据。命令可以每命令每通路一比特地被发送。在正常定时模式期间，例如IN定时，在命令周期上将芯片选择信号放在总线上以促使所选择的存储模块接受该命令。在高速操作期间，诸如在2N定时期间，主机存储器控制器在命令之前一个时钟周期将芯片选择信号放在总线上以允许附加的设置时间。时钟使能信号可以被用于管理存储模块中的内部时钟信号。时钟使能(clockenable, CKE)高信号激活内部时钟信号并且贯穿读取和写入访问被维持为高的。至存储模块的CKE低信号去激活内部时钟信号、设备输入缓冲器和输出驱动器。采取CKE低信号功率下降和刷新操作。当从主机存储器控制器向存储模块传送写入时，在存储模块处的写入可以被直接写入到存储器芯片。然而，在具有写入缓冲器的存储模块中，可以实施信用系统，其中主机存储器控制器被分配最大数目的写入信用并且如果不存在可用的写入信用，就不能发送写入命令。写入信用在发送写入命令时递减。当完成每个写入时存储模块将经由总线发送消息以将信用返回给主机存储器控制器，这在接收到该消息时使写入信用计数器递增。为了避免当发送读取和写入请求时传送令人烦恼的模式，当前的主机存储器控制器可以对数据加扰以降低重复地产生可以在总线上引起错误的令人烦恼的模式的可能性。在接收到具有写入地址的加扰写入数据时，存储模块在写入地址处存储加扰写入数据。响应于读取请求，将加扰数据进行存储并且经由总线发送给主机存储器控制器以进行解扰和使用。【附图说明】举例来说参考未按比例绘制的附图来描述实施例，其中，同样的附图标记指的是相似的元件。图1图示具有存储系统的系统的实施例。图2图示存储模块的实施例。图3图示存储系统的引脚输出(pin-out)设计的实施例。图4是用来生成和处理对功能进行编码的请求信号的操作的实施例。图5图示用来在存储模块中确定定时调整以供输出的操作的实施例。图6图示模式寄存器设定(MRS)命令的实施例。图7图示用于生成和处理MRS命令的操作的实施例。图8和9提供用于以两部分输出命令的定时图表。图10和11图示用于生成和接受在多个时钟周期上发送的命令的操作的实施例。图12图示用来指示至存储模块控制器的所支持的接口配置的操作的实施例。图13图示针对存储模块控制器基于所支持的接口配置使用地址比特的操作的实施例。图14图示用来使用命令来指示功率管理操作的操作的实施例。图15图示用来使用写入信用来发送写入命令并且将写入信用返回给主机存储器控制器的操作的实施例。图16图示用来生成带有写入信用计数器的读取数据分组的操作的实施例。图17图示用来处理读取数据分组的操作的实施例。图18图示用来使用错误信号处理错误操作流的操作的实施例。图19图示用来处理写入错误的操作的实施例。图20图示用来对经由总线传输的数据进行加扰和解扰的操作的实施例。图21图示用来对存储模块中的写入数据进行解扰的操作的实施例。图22图示用来设定指示总线接口配置的参数的操作的实施例。图23图示用来选择总线接口配置以处理传递请求的操作的实施例。【具体实施方式】在以下描述中阐述了诸如逻辑实现方式、操作码、规定操作数的装置、资源分区/共享/复制实现方式、系统部件的类型和相互关系、以及逻辑分区/集成选择的众多具体细节以便提供本专利技术的更透彻的理解。然而，由本领域技术人员将意识到的是，本专利技术可以在没有这样的具体细节的情况下予以实践。在其它情况中，未详细示出控制结构、门级电路和全软件指令序列以便不使本专利技术模糊。本领域普通技术人员利用所包括的描述将能够在没有过度实验的情况下实现适当的功能性。本说明书中引用“一个实施例”、“实施例”、“示例实施例”等指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可能未必都包括该特定特征、结构或特性。而且，这样的措词未必指的是相同的实施例。在以下的描述和权利要求书中，可以使用术语“耦合”和“连接”连同它们的衍生体。应当理解这些术语并不意图作为彼此的同义词。“耦合”被用来指示两个或更多个元件彼此协作或交互，其中所述两个或更多个元件可以或者可以不与彼此直接物理或电气接触。“连接”被用来指示彼此耦合的两个或更多个元件之间的通信的建立。某些实施例涉及存储器件电子装配。实施例包括用于形成电子装配的设备和方法两者。图1图示计算系统2的实施例，所述计算系统2包括典型地安装在母板上的一个或更多个处理器4、主机存储器控制器6和多个存储模块8a、8b。处理器4可以包括中央处理单元、多核处理器。主机存储器控制器6响应于来自处理器4的存储器存取请求经由总线10与多个存储模块8a、8b通信，所述总线10还称为通道、总线接口等，其中两个存储模块8a、8b单独且独立地连接到相同的总线10。主机存储器控制器6可以包括:请求计数器7，其中当接收到用于准予的请求信号时，使所述请求计数器递增，以便当后来基于在请求计数器7中所指示的请求数目发出准予时使用；写入信用计数器9，其指示允许写入请求被发送到存储模块8a、Sb之一的信用数目；以及加扰种子值11，其被用来对来自存储模块8a、8b之一的读取请求数据进行解扰。在图1的实施例中，存储模块8a、8b安装在系统2母板上的插槽或存储器插口中。存储模块8a、8b可以包括相同或不同类型的存储模块，它们具有与母板上的存储器插槽中的引脚布置兼容的引脚布置。此外，存储模块可以支持相同或不同的存储器协议，诸如双倍数据速率第四代(Double Data Rate Fourth Generat1n, DDR4)协议和附加协议。尽管仅示出了两个存储模块8a、8b，但是可以存在多个存储模块。存储模块8a、8b中的每一个包括分别在该存储模块的一侧或两侧上的存储器芯片12a、14a、16a、18a以及12b、14b、16b、18b用于存储数据。位于存储模块8a、8b封装的一侧或两侧上的存储器芯片，例如DRAM芯片，包括存储由本文档来自技高网...
【技术保护点】
一种用于在经由总线耦合到主机存储器控制器的存储模块中使用的设备，包括：存储模块控制逻辑，其用来生成具有大于或等于最小脉冲宽度的脉冲宽度的至主机存储器控制器的请求信号，其中所述最小脉冲宽度包括保证所述主机存储器控制器检测所述请求信号所需的多个时钟周期，以及其中所述请求信号的脉冲宽度指示除了至所述主机存储器控制器的请求信号之外的至少一个功能。
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：B奈尔，JC贾斯珀，JV洛夫莱斯，MK纳基穆图，J朱，TM夸赫，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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