本发明专利技术公开了一种硬件实现的IP/TCP校验装置。该校验装置包括：数据转换模块、乒乓校验单元、数据存储FIFO缓存模块、校验结果FIFO缓存模块、包重组模块、优先级判别模块、数据输出模块；其中，乒乓校验单元包括乒乓控制器以及两个相同的校验模块，乒乓控制器用于控制两个校验模块对输入数据包进行乒乓校验操作；数据输出模块用于根据后端的反馈对通过校验的数据进行相应处理，具体如下：如后端反馈表示能够正常接收数据，则直接将通过校验的数据传输至后端；如后端反馈表示无法正常接收数据，则根据数据暂存空间余量，按照优先级对数据进行暂存处理。相比现有技术，本发明专利技术可大幅提高网络协议校验的处理效率。
【技术实现步骤摘要】
本专利技术涉及网络协议硬件处理技术，尤其涉及一种硬件实现的IP/TCP校验装置。
技术介绍
信息技术的快速发展促进了网络技术的广泛应用。随着网络数据传输的速率提升，对于数据传输的正确性也有了很高的要求。位于TCP/IP协议数据链路层的以太网接口是网络通信的基础，为网络层和运输层提供服务。为满足通信数据量大、处理控制复杂的网络化数据传输的要求，本课题研宄的模块是用于专用网络处理器的网络接口模块中，作为全片唯一的包校验模块，实现对网络包的校验。OSI参考模型把整个网络的通信功能划分为7个层次，其中本专利技术相关的主要网络协议是传输层IP协议和网络层TCP/UDP协议。数据校验的任务主要分为两种，一种是数据完整性校验，一种是数据正确性校验，只有同时保证两种校验通过才认为数据传输具有可靠性和有效性。目前对于数据完整性的校验是通过对于网络包的长度进行完整性校验，就是通过对于网络包流量的计数与网络包携带的数据长度信息进行比较从而确保网络包完整性；对于网络包的正确性校验在不同的网络层采用不同的算法，例如在MAC层进行的是CRC校验，而在IP层和TCP层进行的是模2反码求和校验。现有IP/TCP校验大多是通过软件算法实现，普遍存在校验效率低的问题，因此亟需开发一种用硬件实现的IP/TCP校验装置，以提高IP/TCP校验效率。
技术实现思路
本专利技术所要解决的技术问题在于克服现有技术不足，提供一种硬件实现的IP/TCP校验装置，可大幅提高网络协议校验的处理效率。本专利技术具体采用以下技术方案解决上述技术问题: 一种硬件实现的IP/TCP校验装置，包括: 数据转换模块，用于从MAC层接收数据，并对所接收数据进行时钟域转换和位宽转换，为转换后数据添加起、止标志后分别输入乒乓校验模块、数据存储缓存模块； 乒乓校验单元，包括乒乓控制器以及两个相同的校验模块；所述校验模块可对输入数据进行IP层首部校验和计算、整包的TCP/UDP层的校验和计算，以及包长度校验；所述乒乓控制器用于对两个校验模块当前工作状态进行实时监测，并将当前输入数据分配至其中处于空闲状态的校验模块进行校验处理； 数据存储FIFO缓存模块，用于缓存数据转换模块输出的未校验数据； 校验结果FIFO缓存模块，用于缓存乒乓校验单元输出的校验结果； 包重组模块，用于从数据存储FIFO缓存模块提取数据，并根据校验结果FIFO缓存模块中的校验结果，将未通过校验的数据丢弃，将通过校验的数据加上优先级标签后输出至数据输出模块； 优先级判别模块，用于判定数据的优先级并将数据的优先级发送至包重组模块； 数据输出模块，用于根据后端的反馈对通过校验的数据进行相应处理，具体如下:如后端反馈表示能够正常接收数据，则直接将通过校验的数据传输至后端；如后端反馈表示无法正常接收数据，则根据数据暂存空间余量，按照优先级对数据进行暂存处理。优选地，所述根据数据暂存空间余量，按照优先级对数据进行暂存处理，具体如下:当数据暂存空间被占用不超过1/3时，则直接将数据暂存；如数据暂存空间被占用1/3?2/3时，则将优先级低的数据丢弃，将优先级高的数据暂存；如数据暂存空间被占用大于2/3时，则将所有数据丢弃。优选地，所述校验模块的工作流程具体如下: 第一步、根据输入信号的错误标志位来判断是否在MAC层校验时就发生了校验错误，分两种情况:若错误标志有效则表明在MAC层检测到数据错误，在当前校验模块执行数据丢弃操作；若错误标志无效则表明MAC校验通过，进行第二步操作； 第二步、根据数据包的VLAN标志位进行判断是否具有VLAN功能或者QinQ的VLAN嵌套功能，分两种情况:如果VLAN嵌套校验错误，则将该数据丢弃；若VLAN嵌套标志位正确则进行第三步操作； 第三步、进行MPLS嵌套判断，分两种情况:当MPLS嵌套大于4层嵌套时，表明MPLS嵌套错误，对数据在当前模块采取丢弃操作；当MPLS嵌套小于等于4层嵌套时，表明MPLS标签正确进行第四步操作； 第四步、根据数据包格式定位IP首部位置，并进行IP首部校验和计算； 第五步、对TCP/UDP层的校验，首先根据输入数据包计算出TCP/UDP层的伪首部，同时完成TCP/UDP层的校验和计算，计算结果正确则输出校验结果；计算结果错误则对当前的数据包采取丢包操作。相比现有技术，本专利技术具有以下有益效果: 本专利技术利用FPGA (可编程逻辑器件)等硬件实现，相比传统的软件实现方式，处理效率和校验准确率均大幅提尚; 本专利技术采用并行的双校验模块结构，对连续输入的数据包进行乒乓校验操作，可有效缓解连续数据输入所容易产生的数据拥塞，相比采用单校验模块的流水线方式，其处理效率进一步提尚; 本专利技术可根据后端反馈的实际情况对通过校验的数据包进行相应的处理，当后端可正常接收数据时，将通过校验的数据包直接传向后端，如后端无法正常接收数据，则将数据暂存，并根据暂存空间容量变化情况以及数据优先级的不同，对数据进行丢弃或暂存处理，可有效缓解后端设备的数据处理压力。【附图说明】图1为本专利技术IP/TCP校验装置的结构示意图； 图2为本专利技术IP/TCP校验装置中校验模块的工作流程示意图； 图3为本专利技术IP/TCP校验装置中校验模块的校验原理示意图； 图4为本专利技术IP/TCP校验装置中校验模块实现模2求和校验的原理示意图；图5为本专利技术IP/TCP校验装置中数据输出模块的结构原理示意图。【具体实施方式】下面结合附图对本专利技术的技术方案进行详细说明: 图1显示了本专利技术IP/TCP校验装置的一种具体结构。如图1所示，该校验装置包括:数据转换模块、乒乓校验单元、数据存储FIFO缓存模块、校验结果FIFO缓存模块、包重组模块、优先级判别模块、数据输出模块；其中，乒乓校验单元包括乒乓控制器以及两个相同的校验模块:校验模块A、校验模块B，乒乓控制器用于控制两个校验模块对输入数据包进行兵兵校验操作。数据转换模块的功能只负责对于从MAC层输入的数据进行时钟域转换和位宽转换，同时将转换后的数据添加起、止标志，必要时可以添加位序转换功能，本实施例中是将128位的数据转换为四段32位数据，每一段32位数据加上起、止位，形成34位带有起止标志的数据流。乒乓校验单元用于完成本专利技术的主要功能，即数据的校验。如果采用单校验模块的结构，则易产生数据拥塞的情况，其原因是在数据校验模块处理数据时，需要进行模2反码求和运算以及一些复杂的情况判断，硬件设计中无法在一个时钟周期之内完成这么多的运算，所以对于每一个网络数据包的处理在最后输出校验结果时都要延迟几个时钟周期，如果对于单个非连续网络包处理的话，这个延迟不会造成影响，但是如果连续的网络包进行输入后这个延迟会随着网络包的增加而不断累加，导致最后整个数据通路的拥塞。为解决这一问题，本专利技术采用图1所示的校验单元结构，乒乓控制器用来接测网络包的起始信号，当检测到数据转换模块给出的起始信号后，判断校验模块A和校验模块B的处理状态，如果其中一个校验模块还没有处理完成上一个包的计算，该校验模块的busy信号给出忙碌，乒乓控制器就使能另一个非忙碌的校验模块进行对接下来连续输入的网络包进行校验处理，实际的处理效果就是如果出现连续网络包的输入，两个校验模块在乒乓控制器的本文档来自技高网...
【技术保护点】
一种硬件实现的IP/TCP校验装置，其特征在于，包括：数据转换模块，用于从MAC层接收数据，并对所接收数据进行时钟域转换和位宽转换，为转换后数据添加起、止标志后分别输入乒乓校验模块、数据存储缓存模块；乒乓校验单元，包括乒乓控制器以及两个相同的校验模块；所述校验模块可对输入数据进行IP层首部校验和计算、整包的TCP/UDP层的校验和计算，以及包长度校验；所述乒乓控制器用于对两个校验模块当前工作状态进行实时监测，并将当前输入数据分配至其中处于空闲状态的校验模块进行校验处理；数据存储FIFO缓存模块，用于缓存数据转换模块输出的未校验数据；校验结果FIFO缓存模块，用于缓存乒乓校验单元输出的校验结果；包重组模块，用于从数据存储FIFO缓存模块提取数据，并根据校验结果FIFO缓存模块中的校验结果，将未通过校验的数据丢弃，将通过校验的数据加上优先级标签后输出至数据输出模块；优先级判别模块，用于判定数据的优先级并将数据的优先级发送至包重组模块；数据输出模块，用于根据后端的反馈对通过校验的数据进行相应处理，具体如下：如后端反馈表示能够正常接收数据，则直接将通过校验的数据传输至后端；如后端反馈表示无法正常接收数据，则根据数据暂存空间余量，按照优先级对数据进行暂存处理。...
【技术特征摘要】
【专利技术属性】
技术研发人员：李冰，宫德宏，刘勇，陈帅，赵霞，董乾，王刚，邵尉，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏;32
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。