基于数字校准的长距离MIPI D-PHY串行链路的偏斜消除制造技术

行动产业处理器接口MIPI物理层D-PHY的串行通讯链路和减少MIPI D-PHY串行通讯链路中的时钟-数据偏斜的方法，MIPI D-PHY串行链路装置包括时钟传送电路，用来在MIPI D-PHY串行链路的第一信道上传送时钟信号；数据传送电路，用来在MIPI D-PHY串行链路的第二信道上传送数据信号；时钟接收电路，用来在MIPI D-PHY串行链路的第一信道上接收时钟信号；及数据接收电路，用来在MIPI D-PHY串行链路的第二信道上接收数据信号。时钟传送电路和数据传送电路在校准模式下同相位地传送时钟信号和数据信号，而在正常操作模式下异相位地传送时钟信号和数据信号。

【技术实现步骤摘要】
基于数字校准的长距离MIPID-PHY串行链路的偏斜消除
本专利技术涉及通讯链路的校准，尤其是，涉及MIPID-PHY串行链路的偏斜消除。
技术介绍
在移动电话的技术中，移动产业处理器接口(MIPI)D-PHY(物理层)的串行链路，是用于芯片到芯片的内部通讯的移动电话的最盛行和成功的高速串行链路标准。传统的MIPID-PHY链路在低功率下操作，而具有较短的范围，例如，在小于约30厘米的印刷电路板(PCB)踪迹。在传统的MIPID-PHY链路中，前向双数据速率(DDR)的时钟方案被用于简化的和功率有效率的接收器的设计。高速的DDR时钟的传送通常与链路数据具有正交相位的关系。目前典型的实际数据传输速度极限大约是1.0十亿字节/通道(Gbs/lane)。在比移动电话更大的装置中，例如电视机，液晶(LCD)显示器，平板计算机/手持装置，或其他装置，长距离的能力，即，比2.0米长是所希望的。在目前的数据传输速度下，由于时钟的双绞导线和MIPID-PHY串行链路的数据信道的失配，及由于CMOS的失配所引起的发送器(Tx)电路和接收器(Rx)前接收端的相位偏移，可能会发生时钟偏斜。在长距离的应用中，偏斜可以足够大，大到会限制链路传输的最大数据速率。
技术实现思路
根据本专利技术的一个方面，移动产业处理器接口(MIPI)物理层(D-PHY)的串行通讯链路装置被提供。串行链路装置包括时钟发送电路，其用来在MIPID-PHY串行链路的第一信道上发送时钟信号；数据发送电路，其用来在MIPID-PHY串行链路的第二信道上发送数据信号；时钟接收电路，其用来在MIPID-PHY串行链路的第一信道上接收时钟信号；数据接收电路，其用来在MIPID-PHY串行链路的第二信道上接收数据信号。时钟发送电路和数据发送电路适合用于在校准模式期间发送同相的时钟信号和数据信号，而在正常操作期间则发送异相的时钟信号和数据信号。根据本专利技术的另一个方面，减少在移动产业处理器接口(MIPI)D-PHY(物理层)的串行链路中的时钟-数据偏斜的方法被提供。该方法包括：在MIPID-PHY串行链路的第一信道上发送时钟信号；在MIPID-PHY串行链路的第二信道上发送数据信号在MIPID-PHY串行链路的第一信道上接收时钟信号；及在MIPID-PHY串行链路的第二信道上接收数据信号。在校准模式期间发送同相的时钟信号和数据信号，而在正常操作期间则发送异相的时钟信号和数据信号。附图说明由较佳实施例的更具体的描述，如附图所示，上述和其他的特征和优点将会变得显而易见，图中类似的标号表示相同的部件。图示不一定是按比例绘制的，而是将重点放在说明本专利技术的概念的原理上。图1包括两个电路的部分的示意性方块图，例如，被MIPI高速串行链路所连接的集成电路(IC)。图2A和2B包括时序图，其显示在MIPI串行链路的数据信号和时钟信号的示例性的时序。图2A显示理想情况下信号的时序，其中不存在时钟数据的偏斜。而图2B显示存在时钟数据的偏斜的情况。图3A和3B包括根据示例性实施例所用的数据信号和时钟信号的时序图，其实施了示例性实施例的消除偏斜的校准。图4包括根据一些示例性实施例的二个电路的部分的示意性方块图，例如，被MIPI高速串行链路所连接的集成电路(IC)。图5包括根据示例性实施例的去偏斜校准模块的详细的示意性方块图。图6包括根据一些其他的示例性实施例的二个电路的部分的示意性方块图，例如，被MIPI高速串行链路所连接的集成电路(IC)。图7包括根据一些其他的示例性实施例的二个电路的部分的示意性方块图，例如，被MIPI高速串行链路所连接的集成电路(IC)。图8包括根据一些示例性实施例的逻辑流程图，其显示去偏斜校准过程的逻辑流程。具体实施方式专利技术详述图1包括两个电路的部分的示意性方块图，例如，被MIPI高速串行链路所连接的集成电路(IC)。请参考图1，第一集成电路(IC)10，其可以被称为“主集成电路”(“MasterIC”)，其经由MIPI高速串行链路14被连接到，且可以与第二集成电路(IC)12进行通讯。如图1所示，参考时钟信号被输入锁相回路(PLL)的倍频器16，其输出比特率的时钟信号。比特率的时钟信号被施加到一对D触发器18和22，它们分别在比特率的时钟信号的上升边缘和下降边缘被触发。触发器18的QI输出被施加到触发器18的D输入端，使得触发器18产生双倍数据速率(DDR)的时钟信号，并在其Q输出端输出DDR时钟信号。输入数据信号被施加到触发器22的D输入端，其由输入数据信号来产生串行的数据，并在其Q输出端输出串行的数据信号。DDR时钟信号被驱动器20驱动到标号26所示的时钟互连通道上，时钟互连通道将DDR时钟信号传导到第二或从属集成电路(IC)12。类似地，串行的数据信号被驱动器24驱动到标号28所示的数据互连信道上，数据互连信道将串行的数据信号传导到第二或从属集成电路(IC)12。第二或从属集成电路(IC)12包括第一接收器30和第二接收器32，第一接收器从第一或主集成电路(IC)10接收DDR时钟信号，第二接收器32从第一或主集成电路(IC)10接收串行的数据信号，且第二集成电路(IC)12包括一对D触发器34和36。DDR时钟信号被施加到触发器34和36二者的时钟输入端，使得D触发器34在DDR时钟信号的下降边缘被触发，而D触发器36在DDR时钟信号的上升边缘被触发。串行数据信号被施加到触发器34和36二者的D输入端。因此，来自串行数据信号的串行数据经由D触发器34和36被计时，使得来自串行数据信号的串行数据作为已收到的数据，而出现于D触发器34和36的Q输出端，且具有串行数据信号的双倍的数据速率。图2A和2B包括时序图，其显示在MIPI串行数据链路的数据信号和时钟信号的示例性的时序。在图2A和图2B中，数据信号被标示为“MIPI数据”，而时钟信号被标示为“MIPI时钟”。图2A显示理想情况下信号的时序，其中不存在时钟数据的偏斜。垂直虚线表示时钟信号的上升边缘，其可触发数据信号的取样。如图2A所示，在没有时钟数据的偏斜之下，数据信号理想地在活动时间间隔的中间被取样。相反地，图2B显示时钟数据偏斜存在的情况。这种偏斜可以被引入，例如，经由长距离的应用，如其中的时钟互连26和数据互连28超过30公分长，例如，约为2.0米长或更长。在这种情况下，在时钟信号的上升边缘，及，因此，数据信号的取样，不发生在数据信号的数据活动期间的中间。反而是，时钟-数据的偏斜会造成数据的取样偏离中心发生。当时钟-数据偏斜增大时，取样误差的概率也增加。根据示例性实施例，MIPI串行数据链路被校准，使得时钟-数据的偏斜被去除或大幅度地减少。这将使MIPI串行数据链路高速运转于长距离的应用时会减少数据取样的误差。图3A和3B包括根据示例性实施例所用的数据信号和时钟信号的时序图，其实施示例性实施例的消除偏斜的校准。特别是，图3A包括根据示例性实施例的示意性的时序图，其显示在去偏斜校准过程中的校准模式下，于MIPI串行数据链路的发送端，如图1所示的第一集成电路(IC)10，所产生及所发送的数据信号(MIPI数据)和时钟信号(MIPI时钟)的时序。图3B包括根据示例性实施例的示意性的时序图，其显示在去偏斜校准过本文档来自技高网...

【技术保护点】
一种行动产业处理器接口MIPI物理层D‑PHY的串行通讯连接装置，其包括：时钟传送电路，用来在该MIPI D‑PHY串行链路的第一通道上传送时钟信号；数据传送电路，用来在该MIPI D‑PHY串行链路的第二通道上传送数据信号；时钟接收电路，用来在该MIPI D‑PHY串行链路的该第一通道上接收该时钟信号；和数据接收电路，用来在该MIPI D‑PHY串行链路的该第二通道上接收该数据信号；其中：该时钟传送电路和该数据传送电路适合于，在校准模式下同相位地传送该时钟信号和该数据信号；和该时钟传送电路和该数据传送电路适合于，在正常操作模式下异相位地传送该时钟信号和该数据信号。

【技术特征摘要】
2014.01.07 US 14/149,4301.一种移动产业处理器接口MIPI物理层D-PHY的串行通讯链路装置，其包括：时钟传送电路，用来在该MIPID-PHY的串行链路的第一信道上传送时钟信号；数据传送电路，用来在该MIPID-PHY的串行链路的第二信道上传送数据信号；时钟接收电路，用来在该MIPID-PHY的串行链路的该第一信道上接收该时钟信号；和数据接收电路，用来在该MIPID-PHY的串行链路的该第二信道上接收该数据信号；其中：该时钟传送电路和该数据传送电路适合于，在校准模式期间同相位地传送该时钟信号和该数据信号；该时钟传送电路和该数据传送电路适合于，在正常操作模式期间异相位地传送该时钟信号和该数据信号；该时钟信号和该数据信号在正常操作模式下，分别在该第一信道和该第二信道上于第一方向上被传送；该时钟信号和该数据信号在校准模式下，分别在该第一信道和该第二信道上于第二方向上被传送；以及该第二方向相反于该第一方向。2.根据权利要求1所述的装置，其中，在正常操作模式下，该时钟信号和该数据信号正交地被传送。3.根据权利要求1所述的装置，其中，在校准模式下，该数据信号包括在预定的校准数据图案中的数据。4.根据权利要求3所述的装置，其中，该预定的校准图案是如此，使得该数据信号的至少一部分包括时段，在所述时段中该数据信号的水平的转变的时间实质上相同于该时钟信号的水平的转变的时间。5.根据权利要求3所述的装置，其中，该预定的校准图案是如此，使得该数据信号的至少一部分包括时段，在所述时段中该数据信号的逻辑水平在多个时钟信号的周期中被保持恒定。6.根据权利要求1所述的装置，进一步包括耦合到该数据接收电路和该时钟接收电路的去偏斜校准电路，该去偏斜校准电路用来在校准模式下接收该数据信号和该时钟信号，并在校准模式下，调整该数据信号和该时钟信号中的至少一个的相位，使得其相位差低于一个阈值。7.根据权利要求6所述的装置，其中，该去偏斜校准电路包括可调的延迟线电路，该可调的延迟线电路用来调整该数据信号和该时钟信号中的至少一个的相位。8.根据权利要求7所述的装置，其中，在正常操作模式下，该可调的延迟线电路将延迟引入该数据信号和该时钟信号中的至少一个，该延迟是在校...

【专利技术属性】
技术研发人员：吴庆乐，刘民，
申请(专利权)人：全视技术有限公司，
类型：发明
国别省市：美国;US