用于调节时钟网络的系统和方法技术方案

准备利用可变驱动强度的时钟驱动器构造的时钟网络以用于调节。时钟驱动器从基础标准单元的更小集合构建。宏单元的输入网表和输出网表的位置被标记并且被保留，即使通过提取过程。宏单元能够被平面化从而生成具有基础单元的网表，并且能够在电路仿真期间被重新组合，由此减小了迭代的次数，使得调节流程更有效率。时钟网络通过在网中添加或去除交叉链路来平衡时钟网的每个驱动器上的电容性负载。

【技术实现步骤摘要】

本专利技术涉及集成电路。更特别地，本专利技术涉及半导体器件上的时钟分布网络。
技术介绍
对于合适地运行的半导体器件而言，其必须近似在相同时间分布时钟信号至其并 行的"时序元件"，诸如触发器、锁存器和存储器。当时钟信号在不同时间到达这些并行元件 时，所产生的"时钟歪斜"可以引起多种问题，包括建立和保持违规，其可以危害沿着器件传 输的数据的完整性。 大规模半导体器件通过使用时钟分布网络向器件上的元件分布时钟信号来减小 歪斜。为了确保时钟信号的上升时间和下降时间满足设计要求，以规则间隔插入CMOS反相 器或缓冲器。（因为反相器和缓冲器在时钟分布网络中具有相似的功能，所以这些术语在该 应用中可互换地使用，并且也称作时钟驱动器或时钟驱动元件。）该网络可以在多个点分 叉。时钟网络的这一分叉以及在时钟中CMOS反相器的插入引起时钟歪斜增加。时钟歪斜 可以由于其它原因而增加，诸如结构问题、沿着时钟分布网络的负载中的变化、工艺中的变 化、电压、或反相器的温度，以及时钟分布网络中的互连中的其它效应。用于减小时钟歪斜的一种结构是时钟网（clockmesh)，其引入互连元件（称作交 叉链路）以短接时钟分布网络中的反相器的输出。这些交叉链路减小了在时钟驱动元件之 间的时钟信号的延迟，由此减小了时钟歪斜，尽管以短路功率为代价。用于减小时钟歪斜的 第二种结构是混合树网（hybrid-treemesh)，诸如图1A至图1B的混合树网100。图1A中 所示的混合树网100的网部分包括支持肋部120和130的脊部110、在肋部120上的反相器 121A-D、耦合肋部120和130上的时钟驱动元件的交叉链路121和122、以及非直线时钟网 区域140。虽然图1A示出了沿着肋部120和130在元件之间的交叉链路，但是在其它结构 中，在时钟分布网络中的其它位置处或者位置的组合处插入交叉链路，诸如在时钟分布网 络内、在其端部处或者二者。网部分100又由图1B中所示的分层二进制树结构150驱动， 其中时钟驱动元件145 (层级L2)驱动4个时钟驱动元件120A-C(层级L1)，并且时钟驱动 元件160 (层级L3)驱动元件145和层级L2上的其它元件。 虽然图1A-B示出了若干反相器、肋部和交叉链路以简化附图，但是时钟分布网络 典型地具有几十万个这种元件，引导时钟信号至成千上万个时钟接收（时序）元件。这些 元件呈现至时钟分布网络的不同负载，从而导致更高的歪斜，正如诸如图1A中的非直线部 件140之类的其它结构。为了减小短路功率，重要的是保持在其输出被短路的反相器的输入之间的歪斜尽 可能低。因此，重要的是在设计时减小时钟分布网络的结构歪斜。可能不能保证时钟分布 网络的其输出与交叉链路短路的反相器具有相同的负载特性。因此，需要可调节的时钟反 相器来减小结构歪斜。时钟反相器被调节，从而使得驱动大负载的那些时钟反相器具有大 驱动强度，并且驱动小负载的那些时钟反相器具有更小的驱动器强度。在混合树网时钟分 布网络的最末级中，负载可以由于各种原因而显著变化，包括触发器密度和非直线时钟网 区域的变化。 可调节的时钟反相器可以通过组合多个基础单元并且连接/断开连接它们的输 出以形成不同的有效驱动强度来构造。这种方式，输入电容保持相同并且仅输出驱动强度 改变，因此使得时钟网络的调节更容易并且更可预知。制作可调节的时钟反相器的一种方 式是将它们组合以制作一个宏单元并且随后在需要的地方使用宏单元。这种方式的一个 缺点是由电子设计自动化（EDA)工具通过物理设计的所有层级将这一宏单元处理为单个 单元。这可能需要精确地晶体管级提取以及宏单元表征。此外，为了将宏单元维持为单个 单元，必须生成时序DB、物理单元视图、LVS网表以及用于该单元的其它附属品。然而，将宏 单元分解为它们的部件基础单元可以使得使用这些宏单元调节时钟分布网络极为困难。
技术实现思路
在本专利技术的第一方面中，一种准备集成电路以用于调节的方法包括：生成在集成 电路设计中被实例化的宏单元的集合，其中集成电路设计包含用于驱动集成电路上的电容 性负载的驱动器；选择用于每个宏单元的输入网表和输出网表的位置并且生成标记位置的 端子；确定端子和用于宏单元的引脚的名称；以及通过根据预定准则平衡驱动器上的电容 性负载来初始地调节集成电路。 在一个实施例中，该方法还包括使用布局和布线（PnR)工具打开集成电路的物理 DB。集成电路包括包含交叉链路的时钟网络。作为一些示例，时钟网络包括时钟网、时钟树 网或者混合树网。时钟网络通过添加交叉链路、去除交叉链路或二者来调节。 在一个实施例中，每个宏单元仅包含一个或多个对应的标准尺寸的基础单元。在 一个实施例中，该方法还包括平面化每个宏单元以生成包含对应的基础单元的网表，并且 调节集成电路包括在电路仿真期间使用端子名称和宏单元引脚的名称将基础单元重新组 合成对应的宏单元。优选地，端子名称和宏单元的名称被存储在文件中。备选地，端子名称 和宏单元引脚名称被嵌入在对应的端子名称中。在一个实施例中，端子的物理位置信息也 被嵌入在对应的端子名称中。 在一个实施例中，该方法还包括引入激励至集成电路的网表，并且测量在宏单元 的输入和输出处的电路参数。调节包括均衡在集成电路的仿真期间测量的一个或多个参 数。作为一些示例，一个或多个参数包括延迟、电压摆动（slew)、电流、电荷或者其任意组 合。 优选地，调节包括缩放宏单元直至满足退出标准。退出标准的一些示例包括宏单 元的尺寸等于目标尺寸、测量的电压摆动在预定范围内、缩放的次数已经达到预定限度或 者其任意组合。在一个实施例中，缩放基于公式New_size=Current_size*(l+(Current_ slew_Target_slew)/(Target_slew))，其中New_size是宏单元的新尺寸，Current_ size是宏单元的当前尺寸，Current_slew是当前电压摆动以及Target_slew是预定目 标电压摆动。在另一实施例中，缩放基于公式New_size=Current_size*(l+(Current_ slew_Target_slew)/(Current_slew))，其中New_size是宏单元的新尺寸，Current_size 是宏单元的当前尺寸，Current_slew是当前电压摆动以及Target_slew是预定目标电压摆 动。 在第二方面中，一种用于调节集成电路设计的系统包括：处理器；综合模块，被配 置成生成在集成电路设计中被实例化的宏单元的集合，其中集成电路设计包含用于驱动集 成电路上的电容性负载的驱动器；布局和布线模块，被配置成选择用于每个宏单元的输入 网和输出网的位置、生成标记位置的端子、以及确定和用于宏单元的端子引脚的名称；以及 验证模块，被配置成调节集成电路以根据预定准则平衡驱动器上的电容性负载。系统还包 括被耦合至综合模块的宏单元库，其中宏单元库仅包含标准尺寸的宏单元。在一个实施例 中，集成电路包括包含交叉链路的时钟网络。作为一些示例，时钟网络包括时钟网、时钟树 网或混合树网。 在本专利技术的第三方面中，具有在其上的时钟分布网络的半导体器件包括从宏单元 形成的时钟驱动元件，宏单元仅包括标本文档来自技高网...

【技术保护点】
一种准备集成电路以用于调节的方法，所述方法包括：生成在集成电路设计中被实例化的宏单元的集合，其中所述集成电路设计包含用于驱动所述集成电路上的电容性负载的驱动器；选择用于每个所述宏单元的输入网表和输出网表的位置并且生成标记所述位置的端子；确定所述端子和用于所述宏单元的引脚的名称；以及通过根据预定准则平衡所述驱动器上的电容性负载来初始地调节所述集成电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：N·亚亚库玛，V·特里维迪，V·K·帕利塞蒂，B·R·穆拉，D·阿鲁瓦利亚，A·H·摩塔梅迪，
申请(专利权)人：西普联特公司，
类型：发明
国别省市：美国;US