【技术实现步骤摘要】
本专利技术涉及集成电路。更特别地，本专利技术涉及半导体器件上的时钟分布网络。
技术介绍
对于合适地运行的半导体器件而言，其必须近似在相同时间分布时钟信号至其并 行的"时序元件"，诸如触发器、锁存器和存储器。当时钟信号在不同时间到达这些并行元件 时，所产生的"时钟歪斜"可以引起多种问题，包括建立和保持违规，其可以危害沿着器件传 输的数据的完整性。 大规模半导体器件通过使用时钟分布网络向器件上的元件分布时钟信号来减小 歪斜。为了确保时钟信号的上升时间和下降时间满足设计要求，以规则间隔插入CMOS反相 器或缓冲器。（因为反相器和缓冲器在时钟分布网络中具有相似的功能，所以这些术语在该 应用中可互换地使用，并且也称作时钟驱动器或时钟驱动元件。）该网络可以在多个点分 叉。时钟网络的这一分叉以及在时钟中CMOS反相器的插入引起时钟歪斜增加。时钟歪斜 可以由于其它原因而增加，诸如结构问题、沿着时钟分布网络的负载中的变化、工艺中的变 化、电压、或反相器的温度，以及时钟分布网络中的互连中的其它效应。用于减小时钟歪斜的一种结构是时钟网（clockmesh)，其引入互连元件...
【技术保护点】
一种准备集成电路以用于调节的方法，所述方法包括：生成在集成电路设计中被实例化的宏单元的集合，其中所述集成电路设计包含用于驱动所述集成电路上的电容性负载的驱动器；选择用于每个所述宏单元的输入网表和输出网表的位置并且生成标记所述位置的端子；确定所述端子和用于所述宏单元的引脚的名称；以及通过根据预定准则平衡所述驱动器上的电容性负载来初始地调节所述集成电路。
【技术特征摘要】
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【专利技术属性】
技术研发人员：N·亚亚库玛，V·特里维迪，V·K·帕利塞蒂，B·R·穆拉，D·阿鲁瓦利亚，A·H·摩塔梅迪，
申请(专利权)人：西普联特公司，
类型：发明
国别省市：美国;US
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