验钞装置、验钞系统及验钞方法制造方法及图纸

本发明专利技术实施例提供了一种验钞装置、验钞系统及验钞方法，所述方法包括：同步信号发送步骤:产生并通过GPIO发送帧同步信号；采集打包步骤；初始化步骤：根据接收到的帧同步信号产生GPIO中断，进行初始化操作并开启定时器以准备接收数据；数据接收步骤；帧中断判断步骤；帧中断处理步骤；异常处理步骤：触发定时器中断，异常计数器的值加1并关闭定时器；及验钞判断步骤。本发明专利技术实施例通过采用帧同步信号和定时器中断配合的方式及时发现并统计钞票数据异常，钞票间数据独立性好，不会因为一张钞票的数据异常影响下一张钞票的数据，降低了出现批量不明钞的概率，提高了验钞效率。

【技术实现步骤摘要】

本专利技术属于纸币检测
，尤其涉及一种。
技术介绍
现有的验钞装置，接收完一张钞票的数据后，会立即产生一个帧中断，并对自身进行部分寄存器的初始化，进而开始下一张钞票数据的接收。然而，在验钞过程中常会出现钞票重张、连张或者数据采集不到的情形，就会造成数据丢失，只有下一张钞票数据填补完成后才会产生帧中断，由此导致从此张开始的钞票数据都是异常数据，严重影响了验钞结果和效率。
技术实现思路
本专利技术实施例的目的在于提供一种能够及时发现钞票数据异常的，以保证验钞数据的正确性，提高验钞效率。本专利技术实施例的验钞方法包括:同步信号发送步骤:产生并通过GP1发送帧同步信号; 采集打包步骤:采集钞票对应的图像、磁性及厚度数据并打包发送； 初始化步骤:根据接收到的帧同步信号产生GP1中断，进行初始化操作并开启定时器以准备接收数据； 数据接收步骤:接收验钞数据； 帧中断判断步骤:判断是否产生帧中断，若是则进入帧中断处理步骤，若否则进入异常处理步骤； 帧中断处理步骤:关闭定时器中断； 异常处理步骤:触发定时器中断，异常计数器的值加I并关闭定时器；及 验钞判断步骤:判断验钞是否结束，若是则结束流程，若否则返回同步信号发送步骤。进一步地，所述初始化步骤中初始化包括对UPP、SPI及定时器进行初始化，并开启UPP使能和SPI使能。进一步地，同步信号发送步骤包括: 同步信号产生子步骤:产生帧同步信号；及 同步信号判断子步骤:判断GP1是否收到帧同步信号，若是则进入初始化步骤，若否则重复本步骤。进一步地，帧中断判断步骤和验钞判断步骤之间还包括运算步骤:对接收的验钞数据进行运算处理并输出验钞信息。进一步地，所述验钞数据为经打包处理的单张钞票对应的图像、磁性及厚度数据。本专利技术实施例还同时提供了一种验钞装置，包括: 产生并通过GP1发送帧同步信号的帧同步信号产生模块； 采集钞票对应的图像、磁性及厚度数据并打包发送的采集打包模块； 实时检测接收并转发所述帧同步信号的同步信号判断模块； 根据接收到的帧同步信号产生GP1中断，进行初始化操作并产生开启定时器指令以准备接收数据的初始化模块； 接收验钞数据的数据接收模块； 判断是否产生帧中断的帧中断判断模块； 在产生帧中断时产生关闭定时器中断指令的帧中断处理模块； 在未产生帧中断时产生触发定时器中断指令、异常计数器累加指令及关闭定时器指令的异常处理模块； 根据开启定时器指令开始定时，根据关闭定时器中断指令关闭定时器中断，根据关闭定时器指令关闭定时的定时器； 根据异常计数器累加指令将自身值加I的异常计数器；及 判断验钞是否结束，若是则结束判断，若否则通知初始化模块继续进行验钞处理的验钞判断模块。进一步地，所述帧同步信号产生模块和采集打包模块集成于FPGA单元中。进一步地，所述同步信号判断模块、初始化模块、数据接收模块、帧中断判断模块、帧中断处理模块、异常处理模块、定时器、异常计数器及验钞判断模块集成于DSP单元中，DSP单元还包括对接收的验钞数据进行运算处理并输出验钞信息的运算模块。本专利技术实施例还同时提供了一种验钞系统，包括如上所述的验钞装置，还包括连接于所述验钞装置，向验钞装置发送控制指令并接收验钞装置反馈信息的主控机。本专利技术实施例通过采用帧同步信号和定时器中断配合的方式及时发现并统计钞票数据异常，钞票间数据独立性好，不会因为一张钞票的数据异常影响下一张钞票的数据，降低了出现批量不明钞的概率，提高了验钞效率。【附图说明】图1是本专利技术实施例的验钞系统拓扑结构示意图。图2是本专利技术实施例的验钞装置数据通信拓扑结构示意图。图3是本专利技术实施例的验钞装置的模块结构示意图。图4是本专利技术实施例的验钞方法流程图。图5是本专利技术实施例的同步信号发送步骤的流程示意图。附图标记说明。验钞装置100。FPGA 单元 10。帧同步信号产生模块11。采集打包模块12。DSP 单元 20。同步信号判断模块21。初始化模块22。数据接收模块23。帧中断判断模块24。帧中断处理模块25。异常处理模块26。定时器27。异常计数器28。验钞判断模块29。【具体实施方式】为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。为了便于理解和描述本申请的实施方式，先对以下技术术语进行说明。主控机，MainController，缩写为 MC。现场可编程门阵列，Field — Programmable Gate Array，缩写为FPGA，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。数字信号处理器，DigitalSignal Processor，缩写为 DSP。通用并行接口，UniversalParallel Port，缩写为 UPP0串行外围接口，SerialPeripheral Interface，缩写为 SPI。通用输入/ 输出端口，General-Purpose Input /Output Ports，缩写为 GP1。请参考图1所示的本专利技术实施例的验钞系统拓扑结构示意图，所述验钞系统包括验钞装置100，还包括连接于所述验钞装置100，向验钞装置100发送控制指令并接收验钞装置100反馈信息的主控机(MC)。MC作为上位机，完成下发控制命令给下位机(本实施例中的验钞装置100，包括一个FPGA和多个DSP)并接收下位机上传的反馈信息，所述反馈信息优选为验钞信息。请参考图2所示的本专利技术实施例的验钞装置100数据通信拓扑结构示意图，FPGA通过UPP、SPI连接于DSP，FPGA把采集到的各传感器数据传送给各个DSP，DSP进行运算处理，得出验钞信息。请一并参考图3所示的本专利技术实施例的验钞装置100的模块结构示意图，所述验钞装置100包括FPGA单元10和DSP单元20。FPGA单元10中集成有帧同步信号产生模块11和采集打包模块12。帧同步信号产生模块11用于产生并通过GP1发送帧同步信号。采集打包模块12采集钞票对应的图像、磁性及厚度数据并打包发送。DSP单元20中集成有同步信号判断模块21、初始化模块22、数据接收模块23、帧中断判断模块24及帧中断处理模块25。同步信号判断模块21用于实时检测接收并转发所述帧当前第1页1 2 本文档来自技高网...

【技术保护点】
一种验钞方法，其特征在于，所述验钞方法包括：同步信号发送步骤：产生并通过GPIO发送帧同步信号；采集打包步骤：采集钞票对应的图像、磁性及厚度数据并打包发送；初始化步骤：根据接收到的帧同步信号产生GPIO中断，进行初始化操作并开启定时器以准备接收数据；数据接收步骤：接收验钞数据；帧中断判断步骤：判断是否产生帧中断，若是则进入帧中断处理步骤，若否则进入异常处理步骤；帧中断处理步骤：关闭定时器中断；异常处理步骤：触发定时器中断，异常计数器的值加1并关闭定时器；及验钞判断步骤：判断验钞是否结束，若是则结束流程，若否则返回同步信号发送步骤。

【技术特征摘要】

【专利技术属性】
技术研发人员：周艳玲，
申请(专利权)人：深圳怡化电脑股份有限公司，深圳市怡化时代科技有限公司，深圳市怡化金融智能研究院，
类型：发明
国别省市：广东;44