【技术实现步骤摘要】
CMMB中基于四级流水线的高速QC-LDPC编码器
本专利技术涉及信道编码领域,特别涉及一种CMMB系统中基于四级流水线的高速QC-LDPC编码器。
技术介绍
低密度奇偶校验(Low-DensityParity-Check,LDPC)码是高效的信道编码技术之一,而准循环LDPC(Quasi-CyclicLDPC,QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列,具有分段循环的特点,故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果,其余各行都是其上一行循环右移1位的结果,因此,循环矩阵完全由其首行来表征。通常,循环矩阵的首行被称为它的生成多项式。CMMB标准采用了系统形式的LDPC码,通过行列交换,生成矩阵和校验矩阵都可被变换为准循环形式,其生成矩阵G的左半部分是一个单位矩阵,右半部分是由e×c个b×b阶循环矩阵Gi,j(0≤i<e,e≤j<t,t=e+c)构成的阵列,如下所示:其中,I是b×b阶单位矩阵,0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知,G有e块行和t块列。CMMB标准采用了一种码率η=3/4的QC-LDPC码,对于该码,t=36,e=27,c=9,b=256。CMMB标准中3/4码率QC-LDPC编码器的现有解决方案是基于9个I型移位寄存器加累加器(Type-IShift-Register-Adder-Accumulator,SRAA-I)电路的串行编码器。由9个SRAA-I电路构成的串行编码器,在6912个时 ...
【技术保护点】
一种CMMB中基于四级流水线的高速QC‑LDPC编码器,3/4码率QC‑LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列,其中,c=9,t=36,b=256,e=t‑c=27,校验矩阵H通过行列交换变换成近似下三角形状,可划分为6个子矩阵,H=ABTCDE,]]>A是由9×27个b×b阶循环矩阵构成,B是由9×3个b×b阶循环矩阵构成,下三角矩阵T是由9×9个b×b阶循环矩阵构成,C是由3×27个b×b阶循环矩阵构成,D是由3×3个b×b阶循环矩阵构成,E是由3×9个b×b阶循环矩阵构成,Φ=(ET‑1B+D)‑1是由3×3个b×b阶循环矩阵构成,Φj是由ΦT的第j块列中所有循环矩阵生成多项式构成的3×b阶矩阵,其中,上标Τ和‑1分别表示转置和逆,1≤j≤3,Q=T0EI]]>是由9×9个b×b阶循环矩阵Qj,k构成,其中,I是单位矩阵,0是全零矩阵,1≤j≤9,1≤k≤9,非零循环矩阵Qj,k相对于b×b阶单位矩阵的循环右移位数是sj,k,其中,0≤sj,k<b,Y=[B T]是由6×9个b×b阶循环矩阵Yj,k构成,其中,1≤j≤6,1≤k≤9,非零循环矩阵Yj, ...
【技术特征摘要】
1.一种CMMB中基于四级流水线的高速QC-LDPC编码器,3/4码率QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列,其中,c=9,t=36,b=256,e=t-c=27,校验矩阵H通过行列交换变换成近似下三角形状,可划分为6个子矩阵,A是由9×27个b×b阶循环矩阵构成,B是由9×3个b×b阶循环矩阵构成,下三角矩阵T是由9×9个b×b阶循环矩阵构成,C是由3×27个b×b阶循环矩阵构成,D是由3×3个b×b阶循环矩阵构成,E是由3×9个b×b阶循环矩阵构成,Φ=(ET-1B+D)-1是由3×3个b×b阶循环矩阵构成,Φj是由ΦT的第j块列中所有循环矩阵生成多项式构成的3×b阶矩阵,其中,上标T和-1分别表示转置和逆,1≤j≤3,是由9×9个b×b阶循环矩阵Qj,k构成,其中,I是单位矩阵,0是全零矩阵,1≤j≤9,1≤k≤9,非零循环矩阵Qj,k相对于b×b阶单位矩阵的循环右移位数是sj,k,其中,0≤sj,k<b,Y=[BT]是由6×9个b×b阶循环矩阵Yj,k构成,其中,1≤j≤6,1≤k≤9,非零循环矩阵Yj,k相对于b×b阶单位矩阵的循环右移位数是sj,k,其中,0≤sj,k<b,A和C对应信息向量a,矩阵B和D对应一部分校验向量px,矩阵T和E则对应余下的校验向量py,校验向量p=(px,py),以b比特为一段,信息向量a被等分为27段,即a=(a1,a2,…,a27),校验向量p被等分为9段,即p=(p1,p2,…,p9),px=(p1,p2,p3),py=(p4,p5,…,p9),向量f被等分为6段,即f=(f1,f2,…,f6),向量w被等分为3段,即w=(f7,f8,f9),[fw]=(f1,f2,…,f9),向量q被等分为6段,即q=(q1,q2,…,q6),向量x被等分为3段,即x=(p7,p8,p9),[qx]=(q1,q2,…,q9),向量y被等分为6段,即y=(y1,y2,…,y6),其特征在于,所述编码器包括以下部件:稀疏矩阵与向量的乘法器,由36个256比特寄存器R1,1,R1,2,…,R1,36和9个多输入异或门X1,1,X1,2,…,X1,9组成,用于计算向量f和w;其中,所述稀疏矩阵与向量的乘法器计算向量f和w的步骤如下:第1步,输入信息段a1,a2,…,a27,将它们分别存入寄存器R1,1,R1,2,…,R1,27中;第2步,寄存器R1,1,R1,2,…,R1,27同时循环左移1次,异或门X1,1,X1,2,…,X1,9分别将异或结果左移入寄存器R1,28,R1,29,…,R1,36中;第3步,重复第2步256次,完成后,寄存器R1,28,R1,29,…,R1,36存储的内容分别是向量段f1,f2,…,f9,它们构成了向量f和w;I型后向迭代电路,由9个256比特寄存器R2,1,R2,2,…,R2,9和8个多输入模2加法器A2,2,A2,3,…,A2,9组成,用于计算向量q和x;其中,所述I型后向迭代电路计算向量q和x的步骤如下:第I步,输入向量段f1,将向量段q1=f1存入寄存器R2,1中;第II步,输入向量段fj,非零循环矩阵Qj,k对应的向量段qk被循环左移sj,k位后送入多输入模2加法器A2,j中与向量段fj进行异或运算,异或结果qj被存入寄存器R2,j中,其中,2≤j≤9,1≤k<j,0≤sj,k<256;第III步,以1为步长递增改变j的取值,重复第II步8次,最终,寄存器R2,1,R2,2,…,R2,9存储的分别是向量段q1,q2,…,q9,它们构成了向量q和x;高密度矩阵与向量的乘法器,由3个查找表L1,L2,L3、6个256比特寄存器R3,1,R3,2,…,R3,6和3个256位二输入异或门X3,1,X3,2,X3,3组成,用于计算部分校验向量px,查找表L1,L2,L3分别存储可变的3比特向量与固定的矩阵Φ1,Φ2,Φ3的所有可能乘积;其中,所述高密度矩阵与向量的乘法器计算向量px的步骤如下:第a步,清零寄存器R3,4,R3,5,R3,6,输入向量段x1,x2,x3,将它们分别存入寄存器R3,1,R3,2,R3,3中;第b步,寄存器R3,1,R3,2,R3,3同时循环左移1次,异或门X3,1,X3,2,X3,3分别对查找表L1,L2,L3的输出和寄存器R3,4,R3,5,R3,6的内容进行异或,异或结果被循环左移1次后分别存回寄存器R3,4,R3,5,R3,6;第c步,重复第b步256次,完成后,寄存器R3,4,R3,5,R3,6存储的内容分别是校验段p1,p2,p3,它构成了部分校验向量px;II型后向迭代电路,由9个256比特寄存器R4,1,R4,2,…,R4,9和6个多输入模2加法器A4,1,A4,2,…,A4,6组成,用于计算向量y,y与向量q异或得到部分校验向量py,从而得到校验向量p=(px,py);其中,所述II型后向迭代电路计算向量y的步骤如下:第A步,输入校验段p1,p2,p3,将它们分别存入寄存器R4,7,R4,8,R4,9中;第B步,非零循环矩阵Yj,k对应的向量段pk或yk被循环左移sj,k位后送入多输入模2加法器A4,j中进行异或运算,...
【专利技术属性】
技术研发人员:张鹏,刘志文,张燕,
申请(专利权)人:荣成市鼎通电子信息科技有限公司,
类型:发明
国别省市:山东;37
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