写操作方法及装置制造方法及图纸

本发明专利技术实施例提供一种写操作方法及装置。该方法包括：根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，并根据第二数据和所述与待写地址对应的原数据确定待写的第二差异比特，其中所述第二数据为所述第一数据的取反；分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时；如果写入所述第一差异比特的延时大于写入所述第二差异比特的延时，则将所述第二差异比特写入存储芯片，如果写入所述第二差异比特的延时大于写入所述第一差异比特的延时，则将所述第一差异比特写入存储芯片。因此，写入延时较小的待写差异比特，有效地提高数据写操作的效率。

【技术实现步骤摘要】
写操作方法及装置
本专利技术实施例涉及通信
，并且更具体地，涉及写操作方法及装置。
技术介绍
为了提高写操作的效率，现有技术的写操作方案中，会增加一个编码处理，比较待 写数据中0和1的个数，确定是否将待写数据取反后写入存储信息，相应地，在读操作过程， 将写入的数据取反后读出。例如，如果写比特1的时间大于写比特〇的时间且待写数据中 1的个数大于〇的个数，则将待写数据取反后写入。 但是，仅从待写数据中的0和1个数来确定写操作方案具有一定的局限性。以PCM (Phase Change Memory,相变存储）存储芯片为例，由于写比特0的瞬时电流大而写比特1 的瞬时电流小，因此分两阶段写操作(写比特〇阶段和写比特1阶段)过程中，在写比特1阶 段时可以有更多的位并发的写比特1。这样，仅从写比特〇和写比特1的个数来判断并不能 有效地提高写操作的效率。
技术实现思路
本专利技术实施例提供一种写操作方法及装置，有效地提高写操作的效率。 第一方面，提供了一种写操作方法，该方法包括：根据第一数据和与待写地址对应 的原数据确定待写的第一差异比特，并根据第二数据和所述与待写地址对应的原数据确定 待写的第二差异比特，其中所述第二数据为所述第一数据的取反；分别确定写入所述第一 差异比特的延时和写入所述第二差异比特的延时；如果写入所述第一差异比特的延时大 于写入所述第二差异比特的延时，则将所述第二差异比特写入存储芯片，如果写入所述第 二差异比特的延时大于写入所述第一差异比特的延时，则将所述第一差异比特写入存储芯 片。 结合第一方面，在第一方面的另一种实现方式中，所述分别确定写入所述第一差 异比特的延时和写入所述第二差异比特的延时，包括： 根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差 异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可 并行写入比特的数目，写比特〇的时间和写比特1的时间，以及所述第二差异比特中比特〇 的数目和比特1的数目，确定所述写入所述第二差异比特的延时。 结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现 方式中，所述根据可并行写入比特的数目、写比特〇的时间和写比特1的时间、以及所述第 一差异比特中比特〇的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包 括：根据可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特 中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时； 所述根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第 二差异比特中比特〇的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包 括：根据可并行写入1的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特 中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。 结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现本文档来自技高网...

【技术保护点】
一种写操作方法，其特征在于，包括：根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，并根据第二数据和所述与待写地址对应的原数据确定待写的第二差异比特，其中所述第二数据为所述第一数据的取反；分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时；如果写入所述第一差异比特的延时大于写入所述第二差异比特的延时，则将所述第二差异比特写入存储芯片，如果写入所述第二差异比特的延时大于写入所述第一差异比特的延时，则将所述第一差异比特写入存储芯片。

【技术特征摘要】
1. 一种写操作方法，其特征在于，包括： 根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，并根据第二数据 和所述与待写地址对应的原数据确定待写的第二差异比特，其中所述第二数据为所述第一 数据的取反； 分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时； 如果写入所述第一差异比特的延时大于写入所述第二差异比特的延时，则将所述第二 差异比特写入存储芯片，如果写入所述第二差异比特的延时大于写入所述第一差异比特的 延时，则将所述第一差异比特写入存储芯片。2. 根据权利要求1所述的方法，其特征在于，所述分别确定写入所述第一差异比特的 延时和写入所述第二差异比特的延时，包括： 根据可并行写入比特的数目、写比特0的时间和写比特1的时间、W及所述第一差异比 特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行 写入比特的数目，写比特0的时间和写比特1的时间，W及所述第二差异比特中比特0的数 目和比特1的数目，确定所述写入所述第二差异比特的延时。3. 根据权利要求2所述的方法，其特征在于，所述根据可并行写入比特的数目、写比特 0的时间和写比特1的时间、W及所述第一差异比特中比特0的数目和比特1的数目，确定 所述写入所述第一差异比特的延时，包括： 根据可并行写入1的数目、写比特0的时间和写比特1的时间、W及所述第一差异比特 中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时， 其中所述根据可并行写入比特的数目，写比特0的时间和写比特1的时间，W及所述 第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包 括： 根据可并行写入1的数目，写比特0的时间和写比特1的时间，W及所述第二差异比特 中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。4. 根据权利要求3所述的方法，其特征在于， 确定的所述写入所述第一差异比特的延时为Ti :， 确定的所述写入所述第二差异比特的延时为T,:， 其中，Ni。表示所述第一差异比特中比特0的数目，N。表示所述第一差异比特中比特1 的数目，馬。表示所述第二差异比特中比特0的数目，也表示所述第二差异比特中比特1的 数目，Ai表示可并行写入1的数目，t。表示写比特0的时间，ti表示写比特1的时间，W及 ]表示向上取整。5. 根据权利要求1-4中的任一项所述的方法，其特征在于，所述存储芯片为相变PCM存 储芯片。6. 根据权利要求2所述的方法，其特征在于，所述根据可并行写入比特的数目、写比特 0的时间和写比特1的时间、W及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包括： 根据可并行写入0的数目、写比特0的时间和写比特1的时间、W及所述第一差异比特 中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时； 所述根据可并行写入比特的数目，写比特0的时间和写比特1的时间，W及所述第二差 异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包括： 根据可并行写入0的数目，写比特0的时间和写比特1的时间，W及所述第二差异比特 中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。7. 根据权利要求6所述的方法，其特征在于， 确定的所述写入所述第一差异比特的延时为Ti确定的所述写入所述第二差异比特的延时为T,:其中，Ni。表示所述第一差异比特中比特0的数目，N。表示所述第一差异比特中比特1 的数目，馬。表示所述第二差异比特中比特0的数目，也表示所述第二差异比特中比特1的 数目，A。表示可并行写入1的数目，t。表示写比特0的时间，ti表示写比特1的时间，W及 表示向上取整。8. 根据权利要求2所述的方法，其特征在于，所述根据可并行写入比特的数目、写比特 0的时间和写比特1的时间、W及所述第一差异比特中比特0的数目和比特1的数目，确定 所述写入所述第一差异比特的延时，包括： 根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、 W及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特 的延时； 所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、W及所述第二差 异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包括： 根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、 W及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特 的延时。9. 根据权利要求8所述的方法，其特征在于， 确定的所述写入所述第一差异比特的延时为Ti ;确定的所述写入所述第二差异比特的延时为T,其中，Ni。表示所述第一差异比特中比特0的数目，N。表示所述第一差异比特中比特1 的数目，馬。表示所述第二差异比特中比特0的数目，也表示所述第...

【专利技术属性】
技术研发人员：徐荣刚，徐君，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44