一种EtherCAT双网数据读写系统及其方法技术方案

本发明专利技术涉及一种EtherCAT双网数据读写系统及其方法，所述系统包括异步并行总线接口模块、数据缓存区、EtherCAT读写控制模块、配置信息模块和中断脉冲合成模块；所述数据缓存区包括A网数据缓存区和B网数据缓存区；所述系统分别与主控芯片和ESC芯片连接；所述方法包括启动方法，读EtherCAT数据方法和写EtherCAT数据方法。本发明专利技术提高了通信的可靠性，提高主控系统整体的实时性。本发明专利技术避免了主控芯片因丢失一次中断信号的下降沿后，再也无法响应ESC芯片ET1100中断信号的问题。

【技术实现步骤摘要】
—种EtherCAT双网数据读写系统及其方法
本专利技术涉及一种双网数据读写系统，具体讲涉及。
技术介绍
EtherCAT是由一种基于标准以太网技术的实时工业以太网现场总线技术，最初由德国倍福公司开发，它具有传输容量大、传输速度快、实时性高、实现成本低、拓扑结构灵活等特点，近年来，EtherCAT技术被广泛应用于工业自动化控制领域。随着技术的不断进步，目前采用单一 EtherCAT网络的实时控制系统，其可靠性已经达到很高的水平，完全能够满足大多数规模和风险不大的工业控制要求，但对于部分高危险、高价值、大规模的工业控制来说还远远不够，尤其是在高压直流输电、精密半导体制造等领域，由于受到恶劣的现场环境、较长的传输距离等因素干扰，EtherCAT网络可能会发生无法预测的错误，从而引发严重的后果。为了增强EtherCAT网络的容错能力，提高通信的可靠性，通常的做法是采用双冗余网络的设计方式。 EtherCAT网络采用主从式的通信结构，由主站控制网络周期，发送下行报文，数据帧遍历所有从站，每个从站在数据帧经过时，通过专用的ESC芯片(EtherCAT从站控制芯片)来处理数据帧。主控芯片(如DSP、ARM等)只需要与ESC芯片的PDI接口(过程数据接口)连接，通过异步并行总线或SPI总线来读/写数据，即可与其他从站实时通信，无需复杂的编解码过程。 但是，将主控芯片与ESC芯片直连应用时，会存在一些问题，以ETllOO这款常用的ESC芯片为例加以说明:1、ETllOO每个网络周期都会输出低电平的中断信号，主控芯片一般通过检测该中断信号的下降沿来启动读/写网络数据，最后，主控芯片还需要向ETllOO的一个特定地址读/写数，才能将ETllOO的中断信号置为高电平，清除该中断信号。若主控芯片没有及时向ET1100的特定地址读/写数，则主控芯片有可能因为无法检测到该中断信号的下降沿而断网；2、ETllOO的PDI接口速度一般为几百纳秒才可读/写一个16位数据，比主控芯片十几纳秒读/写一个16位数据慢很多，因此，主控芯片直接读/写ETllOO时需要不停的等待，当传输的数据较多时，主控芯片的总线会被长时间占用，从而影响控制系统的实时性；3、采用双冗余EtherCAT网络的设计方式时，会进一步增加主控芯片在通信方面的开销，使得控制系统整体的实时性下降。
技术实现思路
针对现有技术的不足，本专利技术提供，添加在主控芯片与两个ESC芯片之间，两个ESC芯片分别连入EtherCAT网络(A网)和EtherCAT网络(B网)，两个网络互为备用，传输的数据完全相同。本专利技术具体包括以下几个功能模块: 1、异步并行总线接口模块，用于将主控芯片对FPGA的读/写时序转换成FPGA内部读/写时序，该模块接口速度快，主控芯片读/写本专利技术的内部数据时无需等待。主控芯片读数据时，异步并行总线接口模块依据地址不同，将双口 RAM2模块或双口 RAM4模块中缓存的数据传输给主控芯片；主控芯片写数据时，异步并行总线接口模块依据地址不同，将数据存放到配置信息模块中或者同时存放到双口 RAMl模块和双口 RAM3模块中； 2、A网数据缓存区，包括双口 RAM2模块以及采用乒乓控制的双口 RAMl模块。双口 RAM2模块用于缓存ESC芯片ETllOO (A网)从EtherCAT网络(A网)下载下来并需要发送到主控芯片的下载区数据；采用乒乓控制的双口 RAMl模块用于缓存主控芯片发送到ESC芯片ETllOO (A网)并需要上传到EtherCAT网络(A网)的上传区数据，双口 RAMl模块包括双口 RAM1_0和双口 RAM1_1两部分，交替存储本次和上次的上传区数据； 3、EtherCAT读写控制(A网)模块，用于通过异步并行总线，根据配置信息模块中存储的数据段首地址和数据段长度，对ESC芯片ETllOO (A网)进行读/写操作，将下载区数据读出并按顺序依次存放到双口 RAM2模块中，再将采用乒乓控制的双口 RAMl模块中的上传区数据按顺序依次写入ESC芯片ETllOO (A网)中。EtherCAT读写控制(A网)模块读完下载区数据后，会输出一个脉冲信号给中断脉冲合成模块，写完上传区数据后，会将ESC芯片ETllOO (A网)的中断信号清除； 4、配置信息模块，用于寄存主控芯片写入的配置信息，配置信息包括:ESC芯片ETllOO中下载区的数据段起始地址和数据段长度、上传区的数据段起始地址和数据段长度以及启动命令字； 5、中断脉冲合成模块，用于将两个EtherCAT读写控制模块输出的脉冲信号合成为一个中断脉冲，并发送给主控芯片，使主控芯片进入中断服务程序，而后从双口 RAM2模块和双口 RAM4模块中读取最新的EtherCAT网络数据； 6、B网数据缓存区，包括双口 RAM4模块以及采用乒乓控制的双口 RAM3模块。双口 RAM4模块用于缓存ESC芯片ETllOO (B网)从EtherCAT网络(B网)下载下来并需要发送到主控芯片的下载区数据；采用乒乓控制的双口 RAM3模块用于缓存主控芯片发送到ESC芯片ETllOO (B网)并需要上传到EtherCAT网络(B网)的上传区数据，双口 RAM3模块包括双口 RAM3_0和双口 RAM3_1两部分，交替存储本次和上次的上传区数据； 7、EtherCAT读写控制(B网)模块，用于通过异步并行总线，根据配置信息模块中存储的数据段首地址和数据段长度，对ESC芯片ETllOO (B网)进行读/写操作，将下载区数据读出并按顺序依次存放到双口 RAM4模块中，再将采用乒乓控制的双口 RAM3模块中的上传区数据按顺序依次写入ESC芯片ETllOO (B网)中。EtherCAT读写控制(B网)模块读完下载区数据后，会输出一个脉冲信号给中断脉冲合成模块，写完上传区数据后，会将ESC芯片ETllOO (B网)的中断信号清除。 本专利技术的目的是采用下述技术方案实现的: 一种EtherCAT双网数据读写系统，其改进之处在于，所述系统包括异步并行总线接口模块、数据缓存区、EtherCAT读写控制模块、配置信息模块和中断脉冲合成模块； 所述数据缓存区包括A网数据缓存区和B网数据缓存区； 所述系统分别与主控芯片和ESC芯片连接； 所述异步并行总线接口模块、数据缓存区和EtherCAT读写控制模块依次连接； 所述异步并行总线接口模块、配置信息模块和EtherCAT读写控制模块依次连接； 所述异步并行总线接口模块、中断脉冲合成模块和EtherCAT读写控制模块依次连接。 优选的，所述A网数据缓存区包括双口 RAM2模块和采用乒乓控制的双口 RAMl模块；所述双口 RAMl模块包括双口 RAM1J)和双口 RAM1_1两部分。 优选的，所述B网数据缓存区包括双口 RAM4模块和采用乒乓控制的双口 RAM3模块；所述双口 RAM3模块包括双口 RAM3_0和双口 RAM3_1两部分。 优选的，所述异步并行总线接口模块对外与主控芯片的总线接口相连，对内与双口 RAM模块、配置信息模块以及中断脉冲合成模块相连。 优选的，所述EtherCAT读写控制A网模块对外与ESC芯片ET1100A本文档来自技高网...

【技术保护点】
一种EtherCAT双网数据读写系统，其特征在于，所述系统包括异步并行总线接口模块、数据缓存区、EtherCAT读写控制模块、配置信息模块和中断脉冲合成模块；所述数据缓存区包括A网数据缓存区和B网数据缓存区；所述系统分别与主控芯片和ESC芯片连接；所述异步并行总线接口模块、数据缓存区和EtherCAT读写控制模块依次连接；所述异步并行总线接口模块、配置信息模块和EtherCAT读写控制模块依次连接；所述异步并行总线接口模块、中断脉冲合成模块和EtherCAT读写控制模块依次连接。

【技术特征摘要】
1.一种EtherCAT双网数据读写系统，其特征在于，所述系统包括异步并行总线接口模块、数据缓存区、EtherCAT读写控制模块、配置信息模块和中断脉冲合成模块； 所述数据缓存区包括A网数据缓存区和B网数据缓存区； 所述系统分别与主控芯片和ESC芯片连接； 所述异步并行总线接口模块、数据缓存区和EtherCAT读写控制模块依次连接； 所述异步并行总线接口模块、配置信息模块和EtherCAT读写控制模块依次连接； 所述异步并行总线接口模块、中断脉冲合成模块和EtherCAT读写控制模块依次连接。2.如权利要求1所述的一种EtherCAT双网数据读写系统，其特征在于，所述A网数据缓存区包括双口 RAM2模块和采用乒乓控制的双口 RAMl模块；所述双口 RAMl模块包括双口RAM1_0和双口 RAM1_1两部分。3.如权利要求1所述的一种EtherCAT双网数据读写系统，其特征在于，所述B网数据缓存区包括双口 RAM4模块和采用乒乓控制的双口 RAM3模块；所述双口 RAM3模块包括双口RAM3_0和双口 RAM3_1两部分。4.如权利要求1所述的一种EtherCAT双网数据读写系统，其特征在于，所述异步并行总线接口模块对外与主控芯片的总线接口相连，对内与双口 RAM模块、配置信息模块以及中断脉冲合成模块相连。5.如权利要求1所述的一种EtherCAT双网数据读写系统,其特征在于，所述EtherCAT读写控制A网模块对外与ESC芯片ET1100A网的总线接口相连，对内与双口 RAM2模块、采用乒乓控制的双口 RAMl模块、配置信息模块以及中断脉冲合成模块相连。6.如权利要求1所述的一种EtherCAT双网数据读写系统,其特征在于，所述EtherCAT读写控制B网模块对外与ESC芯片ET1100B网的总线接口相连，对内与双口 RAM4模块、采用乒乓控制的双口 RAM3模块、配置信息模块以及中断脉冲合成模块相连。7.—种EtherCAT双网数据读写方法，其特征在于，所述方法包括启动方法，读EtherCAT数据方法和写EtherCAT数据方法。8.如权利要求7所述一种EtherCAT双网数据读写方法，其特征在于，所述启动方法包括 (8.DFPGA上电后，EtherCAT读写控制模块对ESC芯片ETllOO进行初始化配置，完成后，等待主控芯片下发的启动命令字； (8.2)主控芯片通过异步并行总线接口模块，将下载区的数据段首地址和数据段长度以及上传区的数据...

【专利技术属性】
技术研发人员：王翔，蔡林海，
申请(专利权)人：国家电网公司，国网智能电网研究院，
类型：发明
国别省市：北京;11