一种驱动电路及驱动方法、显示面板、显示装置制造方法及图纸

本发明专利技术提供一种驱动电路及其驱动方法、显示面板、显示装置，其中，驱动电路包括第一晶体管、第二晶体管、第三晶体管和耦合电容；显示面板包括串联的多级移位寄存器电路和多个发光驱动电路单元，发光驱动电路单元包括3T1C的驱动电路，且发光驱动电路单元的输入端耦接于对应的移位寄存器电路的输出端。本发明专利技术提供的驱动电路结构简单，易于实现显示面板的窄边框；与对应的移位寄存器电路耦接后，接入本行的扫描信号,即可生成Emit控制信号，因此能实现正反扫功能。

【技术实现步骤摘要】
—种驱动电路及驱动方法、显示面板、显示装置
本专利技术涉及显示
，尤其涉及一种驱动电路及其驱动方法、显示面板、显示 >J-U ρ?α装直。
技术介绍
为了补偿OLED像素输出管之间阈值和迁移率等差异对显示特性的影响，OLED像素需要设计各种补偿电路。而补偿电路需要周边驱动电路按照一定的时序提供输入信号。 当OLED像素电路为PMOS电路时，Emit控制信号一般为低电平信号，目前主要有两种Emit信号生成方式:1.级联负脉冲移位电路直接生成；2.级联正脉冲移位电路接反相器生成。而一般的级联负脉冲移位电路直接生成反向脉冲所需电路结构复杂，如果用于底栅的NMOS的Oxide半导体器件电路会更占空间，导致窄边框难以实现。使用正脉冲移位电路接反相器的设计，需要两个功能电路的串接，占空间也很大。而如果不加前驱电路，用VSR的扫描信号作为反相器的输入端,就需要从下一行取扫描信号，因而无法实现正反扫功倉泛。
技术实现思路
本专利技术实施例提供一种驱动电路，包括第一晶体管、第二晶体管、第三晶体管和耦合电容，其中，第一晶体管的第一端、耦合电容的第一极板以及第二晶体管的栅极连接于第一节点； 第二晶体管的第一端与第三晶体管的第一端连接于第二节点； 第一晶体管的栅极耦接于第一时钟信号端，第二端耦接于输入端； 第二晶体管的第二端耦接于第二时钟信号端； 第三晶体管的栅极耦接于第三时钟信号端，第二端耦接于高电平信号端； 耦合电容的第二极板耦接于第四时钟信号端； 第二节点作为所述驱动电路的输出端。 另一方面，本专利技术实施例还提供上述驱动电路的驱动方法，包括: 向第一时钟信号端、第三时钟信号端输入高电平，控制第一晶体管、第三晶体管打开，所述第一晶体管传输输入信号至第一节点，所述第三晶体管传输高电平信号至第二节占. 向第四时钟信号端输入低电平； 第一时钟信号端和第三时钟信号端输入的信号发生跳变，由高电平跳变为低电平，控制第一晶体管、第三晶体管关闭； 向第二时钟信号端输入低电平； 第四时钟信号发生跳变，由低电平跳变至高电平，通过耦合电容的自举作用拉高第一节点的电位，使第二晶体管打开，传输第二时钟信号至第二节点。 另一方面，本专利技术实施例还提供一种显示面板，包括串联的多级移位寄存器电路和多个发光驱动电路单元，发光驱动电路单元包括上述驱动电路，其中，所述驱动电路的输入端耦接于对应的移位寄存器电路的输出端。 另一方面，本专利技术实施例还提供一种显示装置，包括上述显示面板。 本专利技术实施例提供的驱动电路，只有3T1C，结构简单，易于实现窄边框；与对应的移位寄存器电路耦接后，接入本行的扫描信号，即可生成Emit控制信号，因此能实现正反扫功能。 【附图说明】 图1是本专利技术实施例一提供的驱动电路结构示意图； 图2是本专利技术实施例一提供的驱动电路的驱动信号时序图； 图3是本专利技术实施例一提供的驱动电路的另一种驱动/[目号时序图； 图4是本专利技术实施例一提供的驱动电路的另一种实施方式； 图5是本专利技术实施例二提供的另一种驱动电路结构示意图； 图6是本专利技术实施例三提供的驱动电路的驱动方法流程示意图； 图7是本专利技术实施例四提供的显示面板示意图； 图8是本专利技术实施例四的部分放大示意图。 【具体实施方式】 下面结合附图和实施例对本专利技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部。 实施例一 图1所示为本专利技术优选实施例一提供的驱动电路，如图1所示，包括第一晶体管Ml、第二晶体管M2、第三晶体管M3以及耦合电容Cl，具体的，第一晶体管Ml的第一端、耦合电容Cl的第一极板以及第二晶体管M2的栅极连接于第一节点Q ;第二晶体管M2的第一端与第三晶体管M3的第一端连接于第二节点N ;第一晶体管Ml的栅极耦接于第一时钟信号端CKl，第二端耦接于输入端IN ;第二晶体管M2的第二端耦接于第二时钟信号端CK2 ;第三晶体管M3的栅极耦接于第三时钟信号端CK3，第二端耦接于高电平信号端VGH ;耦合电容Cl的第二极板耦接于第四时钟信号端CK4 ;第二节点N作为所述驱动电路的输出端OUT。其中，第一晶体管Ml、第二晶体管M2、第三晶体管M3均为N型TFT，第一端指的是NTFT的源极，第二端指的是NTFT的漏极。 图2所示为上述驱动电路的一种驱动时序图，如图2所示，第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3可以输入相同的时钟信号。因此，上述驱动电路的连接关系，进一步的可以把第一晶体管Ml的栅极，第二晶体管M2的第二端，第三晶体管M3的栅极耦接至同一点，如图4所示，为本专利技术实施例一提供的驱动电路的另一种实施方式。结合图2所示的驱动信号时序，实施例一提供的驱动电路的工作原理如下: 在图2所示的第Tl时刻，第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3输入高电平信号，其中，第一时钟信号CKl控制第一晶体管Ml打开，第三时钟信号CK3控制第三晶体管M3打开，信号输入端IN输入高电平信号，经过第一晶体管Ml传输至第一节点Q，第三晶体管M3传输高电平信号VGH至第二节点N，使得输出端OUT输出高电平，且完成高电平IN信号传输至Q点。此时，第四时钟信号端CK4输入低电平信号。 在第T2时刻，第一时钟信号端CKl、第二时钟信号端CK2、第三时钟信号端CK3输入的信号发生跳变，由高电平变为低电平，第一时钟信号CKl控制第一晶体管Ml关闭，第三时钟信号CK3控制第三晶体管M3关闭。由于第一晶体管Ml或第二晶体管M2的寄生电容的存在，使得Q点的电位随CK1、CK2的下降沿到来而略有拉低，不足以完全打开M2。之后，第四时钟信号端CK4输入的信号发生跳变，由低电平变为高电平，由于I禹合电容Cl的自举作用，使得第一节点Q的电位随着CK4的上升沿的到来被拉高。 在第T3时刻，由于第一节点Q的电位被拉高，足以使得第二晶体管M2开启，此时第二时钟信号端CK2依然输入低电平。第二晶体管M2把第二时钟信号端CK2输入的低电平信号传输至第二节点N，也输出端OUT的输出低电平。 在T4时刻，第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3输入的信号发生跳变，由低电平变为高电平，第一时钟信号CKl控制第一晶体管Ml打开，第三时钟信号CK3控制第三晶体管M3打开。第三晶体管M3传输高电平VGH至第二节点N，使得输出端OUT输出高电平。之后，第四时钟信号端CK4输入的信号发生跳变，由高电平跳变至低电平。 由上述驱动电路的工作原理可知，此驱动电路的输出信号OUT的下降沿由第四时钟信号CK4的上升沿来控制，而输出信号OUT的上升沿由第三时钟信号CK3的上升沿决定。驱动电路中的耦合电容Cl用于补偿第一时钟信号CKl或第二时钟信号CK2下拉时，Q点因为第一晶体管Ml或第二晶体管M2的寄生电容而被下拉的因素，如果电容过小，可能导致第二晶体管M2无法充分打开；如果电容过大会导致输出信号的抖动。 图3所示为实施例一驱动电路的另一种驱动时序图。其中，驱动电路的第一本文档来自技高网...

【技术保护点】
一种驱动电路，包括第一晶体管、第二晶体管、第三晶体管和耦合电容，其中，所述第一晶体管的第一端、耦合电容的第一极板以及第二晶体管的栅极连接于第一节点；所述第二晶体管的第一端与第三晶体管的第一端连接于第二节点；所述第一晶体管的栅极耦接于第一时钟信号端，第二端耦接于输入端；所述第二晶体管的第二端耦接于第二时钟信号端；所述第三晶体管的栅极耦接于第三时钟信号端，第二端耦接于高电平信号端；所述耦合电容的第二极板耦接于第四时钟信号端；所述第二节点作为所述驱动电路的输出端。

【技术特征摘要】
1.一种驱动电路，包括第一晶体管、第二晶体管、第三晶体管和耦合电容，其中， 所述第一晶体管的第一端、耦合电容的第一极板以及第二晶体管的栅极连接于第一节占.所述第二晶体管的第一端与第三晶体管的第一端连接于第二节点； 所述第一晶体管的栅极耦接于第一时钟信号端，第二端耦接于输入端； 所述第二晶体管的第二端耦接于第二时钟信号端； 所述第三晶体管的栅极耦接于第三时钟信号端，第二端耦接于高电平信号端； 所述耦合电容的第二极板耦接于第四时钟信号端； 所述第二节点作为所述驱动电路的输出端。2.如权利要求1所述的驱动电路，其特征在于，所述的第一晶体管、第二晶体管和第三晶体管均为N型TFT。3.如权利要求2所述的驱动电路，其特征在于，所述的第一时钟信号端、第二时钟信号端、第三时钟信号端输入相同的时钟信号；或者，所述第一时钟信号端、第三时钟信号端输入相同的时钟信号，所述第二时钟信号输入恒定的低电平。4.如权利要求1所述的驱动电路，其特征在于，所述第二晶体管为N型TFT，所述第一晶体管、第三晶体管为P型TFT。5.如权利要求4所述的驱动电路，其特征在于，所述第一时钟信号端、第三时钟信号端输入相同的时钟信号。6.一种驱动电路的驱动方法，所述驱动电路包括第一晶体管、第二晶体管、第三晶体管和耦合电容，所述第一?第三晶体管均为N型TFT，其中， 所述第一晶体管的第一端、耦合电容的第一极板以及第二晶体管的栅极连接于第一节占.所述第二晶体管的第一端与第三晶体管的第一端连接于第二节点； 所述第一晶体管的栅极耦接于第一时钟信号端，第二端耦接于输入信...

【专利技术属性】
技术研发人员：钱旭，翟应腾，
申请(专利权)人：上海天马微电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：上海;31