高性能测试向量生成方法及生成器技术

本发明专利技术提供了一种高性能测试向量生成方法及生成器，包括码生成模块以及进位链模块；码生成模块时钟端clk作为高性能测试向量生成器的时钟端，码生成模块码输出端Q1…Qn作为高性能测试向量生成器的码输出端。本发明专利技术中，测试码(即测试向量)的位数越大，其跳变率降低的幅度越大，且本发电路简单，功耗小，易于模块化，易于码位扩展；进一步地，本发明专利技术生成码低跳变，全状态，故障覆盖率高，易于硬件和软件实现，也易于可编程器件实现。

【技术实现步骤摘要】
高性能测试向量生成方法及生成器
本专利技术涉及测试码(即测试向量)生成技术，尤其涉及一种高性能测试向量生成方法及生成器。
技术介绍
集成电路(IC，IntegratedCircuit)产业是国民经济和社会发展基础性、先导性产业，是培育战略性新兴产业、推动信息化与工业化深度融合的核心与基础，是转变经济发展方式、调整产业结构、保障国家信息安全的重要支撑。目前，我国集成电路产业与世界发达国家之间仍存在不小差距，近几年虽已取得长足发展，形成了设计业、制造业、封装业、测试业相互支持、共同发展的局面。但是，对于刚刚提速的国内半导体产业来说，其测试能力相对于IC设计、制造、封装，是薄弱的一环。众所周知，集成电路内建自测试(BIST，Built-InSelf-Test)环节是大规模、超大规模以及SOC(SystemonaChip)、SOPC(SystemOnProgrammableChip)芯片设计的必要组成部分，作为测试环节最重要的部件——测试向量生成器(TPG，TestPatternGenerator)目前主要采用线性移位寄存器技术。由于涉及故障覆盖率、功耗、硬件开销以及码位扩展等问题，测试向量生成技术一直都是业界研究热点。本专利技术相对于现有技术来说，其电路简单，功耗低，硬件开销小且易于码位扩展；其生成的码全状态，跳变低，故障覆盖率高，是BIST技术实用化不可多得的一款TPG。本专利技术由国家自然基金项目“低相关区m子序列理论与构造研究”(61372094)、“基于m序列的非线性m子序列研究”(61071001)资助。
技术实现思路
针对现有技术中的缺陷，本专利技术的目的是提供一种高性能测试向量生成方法及生成器。根据本专利技术提供的一种高性能测试向量生成器，包括码生成模块以及进位链模块；码生成模块含有：码输出端Q1...Qn，级进位输出端co1...co(k-1)，输入端ci1...cik，时钟端clk；进位链模块含有：输出端y1...yk-1，输入端x1...xk-1；码生成模块级进位输出co1...co(k-1)依次与进位链模块输入端x1...xk-1连接，码生成模块输入端ci2...cik依次与进位链模块输出y1...yk-1连接，ci1接高电平+Vcc；码生成模块时钟端clk作为高性能测试向量生成器的时钟端，码生成模块码输出端Q1...Qn作为高性能测试向量生成器的码输出端；n表示测试码位数，k表示码单元级数；码生成模块包括k级码单元，其中，各级码单元时钟端clku，u＝1，2，...，k-1，k，连接在一起，构成码生成模块时钟端clk，下标u表示第u级；各级码单元状态输出端按序构成码生成模块码输出端Q1...Qn；除最高级码单元外，其它各级码单元进位输出端co按序构成码生成模块级进位输出端co1...co(k-1)；各级码单元输入端ci按序构成码生成模块输入端ci1...cik。优选地，所述k级码单元含有作为码单元的双码单元；双码单元包括：双码单元触发器电路、双码单元状态转换控制电路以及双码单元进位输出电路；双码单元触发器电路包括触发器1’以及触发器2’；触发器1’以及触发器2’的时钟输入端并接在一起，与码单元时钟端clku连接；触发器1’的数据输入端D与双码单元触发器电路输入端D1连接，触发器2’的数据输入端D与双码单元触发器电路输入端D2连接；触发器1’的状态输出端Q与双码单元触发器电路状态端Q1连接，触发器2’的状态输出端Q与双码单元触发器电路状态端Q2连接；双码单元触发器电路状态端Q1、Q2分别与双码单元状态转换控制电路的输入端t1、t2连接；触发器1’的输入端D1、触发器2’的输入端D2分别与双码单元状态转换控制电路的输出端z1、z2连接；双码单元状态转换控制电路包括复合逻辑门1”以及复合逻辑门2”；双码单元状态转换控制电路有三个输入端t1、t2和ci，两个输出端z1、z2，其中，输入端ci作为双码单元状态转换控制电路的控制输入端ci；复合逻辑门1”是触发器1’的控制电路，复合逻辑门1”的三个输入端a1、a2、a3分别与双码单元状态转换控制电路三个输入t1、ci、t2连接，复合逻辑门1”的输出端与z1连接；复合逻辑门2”是触发器2’的控制电路，复合逻辑门2”的三个输入端b1、b2、b3分别与双码单元状态转换控制电路三个输入t2、ci、t1连接，复合逻辑门2”的输出端与z2连接；双码单元进位输出电路的输入端p1、p2分别与双码单元触发器电路的状态端Q1、Q2连接，双码单元进位输出电路的输出端作为进位输出端co。优选地，所述k级码单元还含有作为码单元的单码单元；单码单元包括：单码单元触发器电路、单码单元状态转换控制电路；单码单元触发器电路的时钟端与码单元时钟端clku连接，单码单元触发器电路的输入端D与单码单元状态转换控制电路的输出端z连接，单码单元中触发器状态输出端Q与单码单元触发器电路的状态输出端Q1连接，Q1又与单码单元状态转换控制电路的输入端t连接；单码单元状态转换控制电路有两个输入端t和ci，一个输出端z，单码单元状态转换控制电路包括复合逻辑门3”，复合逻辑门3”的两个输入端a1、a2分别与单码单元状态转换控制电路的输入端t、ci连接，复合逻辑门3”的输出端与单码单元状态转换控制电路的输出端z连接；单码单元作为奇数位测试向量生成器多级码单元中的最高一级码单元。优选地，进位链模块包括多级控制门；各级控制门的输出端按序依次与进位链模块的输出端y1、y2、...yk-1连接，各级控制门因在进位链模块所处级数不同，输入个数亦不同，第j级控制门有j个输入信号，1≤j＜k，分别与进位链模块输入端x1...xj依次连接，最高一级控制门有k-1个输入端，分别与进位链模块的输入端x1、x2、...xk-1连接。优选地，当码的位数n为偶数时，码生成模块由个双码单元组成；当码的位数n为奇数时，码生成模块由个码单元组成，其中双码单元个、单码单元1个。优选地，双码单元状态转换控制电路有三个输入信号t1、t2和ci，两个输出信号z1、z2，双码单元状态转换控制电路的输入、输出关系分别如式(1)、(2)：单码单元状态转换控制电路有两个输入t和ci，一个输出z，单码单元状态转换控制电路的输入、输出关系如式(3)：式(1)、(2)、(3)中，·表示逻辑与运算；+表示逻辑或运算；t1、t2、ci及t为码单元状态转换控制电路输入信号，为t2、ci、t的非。优选地，双码单元触发器电路的特性方程：单码单元触发器电路的特性方程：其中t1取自双码单元触发器电路状态端Q1，t2取自双码单元触发器电路状态端Q2，t取自单码单元触发器电路的状态输出端Q1，由式(4)、(5)、(6)得到式(7)、(8)、(9)；双码单元的状态转换方程：单码单元的状态转换方程：式中：含有上标n的为触发器现状态，含有上标n+1的为触发器次状态，j＝1或2，Q1、Q2表示双码、单码单元触发器电路中触发器状态；对于式(7)、(8)，ci为0时，双码单元电路状态保持不变；ci为1时，得到(10)、(11)两式：由(10)、(11)两式可知，ci为1时，双码单元电路完成了状态循环转换，双码单元触发器电路状态端Q2Q1输出两位循环码，循环码是跳变最低的码，故双码单元生成两位跳变本文档来自技高网...

【技术保护点】
一种高性能测试向量生成器，其特征在于，包括码生成模块以及进位链模块；码生成模块含有：码输出端Q1...Qn，级进位输出端co1...co(k‑1)，输入端ci1...cik，时钟端clk；进位链模块含有：输出端y1...yk‑1，输入端x1...xk‑1；码生成模块级进位输出co1...co(k‑1)依次与进位链模块输入端x1...xk‑1连接，码生成模块输入端ci2...cik依次与进位链模块输出y1...yk‑1连接，ci1接高电平+Vcc；码生成模块时钟端clk作为高性能测试向量生成器的时钟端，码生成模块码输出端Q1...Qn作为高性能测试向量生成器的码输出端；n表示测试码位数，k表示码单元级数，其中，测试码即测试向量；码生成模块包括k级码单元，其中，各级码单元时钟端clku，u＝1，2，...，k‑1，k，连接在一起，构成码生成模块时钟端clk，下标u表示第u级；各级码单元状态输出端按序构成码生成模块码输出端Q1...Qn；除最高级码单元外，其它各级码单元进位输出端co按序构成码生成模块级进位输出端co1...co(k‑1)；各级码单元输入端ci按序构成码生成模块输入端ci1...cik。...

【技术特征摘要】
1.一种高性能测试向量生成器，其特征在于，包括码生成模块以及进位链模块；码生成模块含有：码输出端Q1...Qn，级进位输出端co1...co(k-1)，输入端ci1...cik，时钟端clk；进位链模块含有：输出端y1...yk-1，输入端x1...xk-1；码生成模块级进位输出co1...co(k-1)依次与进位链模块输入端x1...xk-1连接，码生成模块输入端ci2...cik依次与进位链模块输出y1...yk-1连接，ci1接高电平+Vcc；码生成模块时钟端clk作为高性能测试向量生成器的时钟端，码生成模块码输出端Q1...Qn作为高性能测试向量生成器的码输出端；n表示测试码位数，k表示码单元级数，其中，测试码即测试向量；码生成模块包括k级码单元，其中，各级码单元时钟端clku，u＝1，2，...，k-1，k，连接在一起，构成码生成模块时钟端clk，下标u表示第u级；各级码单元状态输出端按序构成码生成模块码输出端Q1...Qn；除最高级码单元外，其它各级码单元进位输出端co按序构成码生成模块级进位输出端co1...co(k-1)；各级码单元输入端ci按序构成码生成模块输入端ci1...cik；所述k级码单元含有作为码单元的双码单元；双码单元包括：双码单元触发器电路、双码单元状态转换控制电路以及双码单元进位输出电路；双码单元触发器电路包括触发器1’以及触发器2’；触发器1’以及触发器2’的时钟输入端并接在一起，与码单元时钟端clku连接；触发器1’的数据输入端D与双码单元触发器电路输入端D1连接，触发器2’的数据输入端D与双码单元触发器电路输入端D2连接；触发器1’的状态输出端Q与双码单元触发器电路状态端Q1连接，触发器2’的状态输出端Q与双码单元触发器电路状态端Q2连接；双码单元触发器电路状态端Q1、Q2分别与双码单元状态转换控制电路的输入端t1、t2连接；双码单元触发器电路输入端D1、D2分别与双码单元状态转换控制电路的输出端z1、z2连接；双码单元状态转换控制电路包括复合逻辑门1”以及复合逻辑门2”；双码单元状态转换控制电路有三个输入端t1、t2和ci，两个输出端z1、z2，其中，输入端ci作为双码单元状态转换控制电路的控制输入端ci；复合逻辑门1”是触发器1’的控制电路，复合逻辑门1”的三个输入端a1、a2、a3分别与双码单元状态转换控制电路三个输入t1、ci、t2连接，复合逻辑门1”的输出端与z1连接；复合逻辑门2”是触发器2’的控制电路，复合逻辑门2”的三个输入端b1、b2、b3分别与双码单元状态转换控制电路三个输入t2、ci、t1连接，复合逻辑门2”的输出端与z2连接；双码单元进位输出电路的输入端p1、p2分别与双码单元触发器电路的状态端Q1、Q2连接，双码单元进位输出电路的输出端作为进位输出端co。2.根据权利要求1所述的高性能测试向量生成器，其特征在于，所述k级码单元还含有作为码单元的单码单元；单码单元包括：单码单元触发器电路、单码单元状态转换控制电路；单码单元触发器电路的时钟端与码单元时钟端clku连接，单码单元触发器电路的输入端D与单码单元状态转换控制电路的输出端z连接，单码单元触发器电路中触发器状态输出端Q与单码单元触发器电路的状态输出端Q1连接，单码单元触发器电路的状态输出端Q1又与单码单元状态转换控制电路的输入端t连接；单码单元状态转换控制电路有两个输入端t和ci，一个输出端z，单码单元状态转换控制电路包括复合逻辑门3”，复合逻辑门3”的两个输入端a1、a2分别与单码单元状态转换控制电路的输入端t、ci连接，复合逻辑门3”的输出端与单码单元状态转换控制电路的输出端z连接；单码单元作为奇位测试向量生成器多级码单元中的最高一级码单元。3.根据权利要求1所述的高性能测试向量生成器，其特征在于，进位链模块包括多级控制门；各级控制门的输出端按序依次与进位链模块的输出端y1、y2、…yk-1连接，各级控制门因在进位链模块所处级数不同，输入个数亦不同，第j级控制门有j个输入信号，1≤j＜k，分别与进位链模块输入端x1…xj依次连接，最高一级控制门有k-1个输入端，分别与进位链模块的输入端x1、x2、…xk-1连接。4.根据权利要求1所述的高性能测试向量生成器，其特征在于，当码的位数n为偶数时，码生成模块由个双码单元组成；当码的位数n为奇数时，码生成模块由个码单元组成，其中双码单元个、单码单元1个。5.根据权利要求4所述的高性能测试向量生成器，其特征在于，双码单元状态转换控制电路有三个输入信号t1、t2和ci，两个输出信号z1、z2，...

【专利技术属性】
技术研发人员：吕虹，陈万里，朱达荣，孙全玲，解建侠，戚鹏，陈蕴，沈庆伟，高莉，梁祥莹，
申请(专利权)人：安徽建筑大学，吕虹，
类型：发明
国别省市：安徽;34