本发明专利技术实施例公开了一种移位寄存器、栅极驱动电路及其驱动方法、显示装置，涉及显示技术领域，能够抑制噪声，并降低栅极驱动电路的功耗。该移位寄存器包括的输入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号；第一节点上拉模块连接第一时钟信号端，用于维持第一节点的电压为高电平；第一节点下拉模块连接低电压信号端，用于维持第一节点的电压为低电平；第二节点上拉模块连接输出模块，用于维持用于作为下拉节点的第二节点的电压为高电平；第二节点下拉模块连接低电压信号端，用于维持第二节点的电压为低电平；输出模块连接第一时钟信号端，将第一时钟信号提供给输出端子。
【技术实现步骤摘要】
【专利摘要】本专利技术实施例公开了一种移位寄存器、栅极驱动电路及其驱动方法、显示装置，涉及显示
，能够抑制噪声，并降低栅极驱动电路的功耗。该移位寄存器包括的输入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号；第一节点上拉模块连接第一时钟信号端，用于维持第一节点的电压为高电平；第一节点下拉模块连接低电压信号端，用于维持第一节点的电压为低电平；第二节点上拉模块连接输出模块，用于维持用于作为下拉节点的第二节点的电压为高电平；第二节点下拉模块连接低电压信号端，用于维持第二节点的电压为低电平；输出模块连接第一时钟信号端，将第一时钟信号提供给输出端子。【专利说明】移位寄存器、栅极驱动电路及其驱动方法、显示装置
本专利技术涉及显示领域，尤其涉及一种移位寄存器、栅极驱动电路及其驱动方法、显 示装置。
技术介绍
薄膜晶体管液晶显示器的驱动器包括栅极驱动电路，具体地，栅极驱动电路包括 多个相互级联的移位寄存器，每级移位寄存器均连接到相应的栅线上，以输出栅极驱动信 号驱动栅线。多个移位寄存器的级联方式为：当前级移位寄存器的输入端连接到上一级移 位寄存器的输出端，并且下一级移位寄存器的输出端连接到当前级移位寄存器的复位端。 现有技术中，栅极驱动电路中的每一级移位寄存器具有如图1所示的结构。专利技术 人发现，包括如图1所示的移位寄存器的栅极驱动电路的功耗较高，容易引起噪声，同时需 要上下两个虚拟的移位寄存器才能够正常工作，而虚拟的移位寄存器设置增加了栅极驱动 电路的布线的难度和栅极驱动电路的信号输出，从而进一步增加了栅极驱动电路的功耗。
技术实现思路
本专利技术所要解决的技术问题在于提供一种移位寄存器、栅极驱动电路及其驱动方 法、显示装置，能够抑制噪声，并降低栅极驱动电路的功耗。 为解决上述技术问题，本专利技术实施例提供了一种移位寄存器，采用如下技术方 案： -种移位寄存器包括输入模块、输出模块、第一节点上拉模块、第一节点下拉模 块、第二节点上拉模块和第二节点下拉模块； 所述输入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号； 所述第一节点上拉模块连接第一时钟信号端，用于维持所述第一节点的电压为高 电平； 所述第一节点下拉模块连接低电压信号端，用于维持所述第一节点的电压为低电 平； 所述第二节点上拉模块连接所述输出模块，用于维持用于作为下拉节点的第二节 点的电压为高电平； 所述第二节点下拉模块连接所述低电压信号端，用于维持所述第二节点的电压为 低电平； 所述输出模块连接所述第一时钟信号端，将第一时钟信号提供给输出端子。 所述输入模块包括第一薄膜晶体管和第二薄膜晶体管； 所述第一薄膜晶体管的栅极连接初始信号输入端，所述第一薄膜晶体管的漏极连 接第一直流信号输入端，所述第一薄膜晶体管的源极连接所述第一节点； 所述第二薄膜晶体管的栅极连接复位信号输入端，所述第二薄膜晶体管的漏极连 接第二直流信号输入端，所述第二薄膜晶体管的源极连接所述第一节点。 所述第一节点上拉模块包括第一电容，所述第一电容的一端连接所述第一节点， 所述第一电容的另一端连接所述输出模块。 所述第一节点下拉模块包括第三薄膜晶体管和第四薄膜晶体管，所述第三薄膜晶 体管的栅极连接所述第二节点，所述第三薄膜晶体管的漏极连接所述低电压信号端，所述 第三薄膜晶体管的源极连接所述第一节点； 所述第四薄膜晶体管的栅极连接所述第二节点，所述第四薄膜晶体管的漏极连接 所述第二节点，所述第四薄膜晶体管的源极连接所述低电压信号端。 所述第二节点上拉模块包括第二电容和第五薄膜晶体管； 所述第二电容的一端连接所述输出模块，所述第二电容的另一端连接所述低电压 信号端； 所述第五薄膜晶体管的栅极和漏极连接第二时钟信号端，所述第五薄膜晶体管的 源极连接所述第二节点。 所述第二节点下拉模块包括第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体 管； 所述第六薄膜晶体管的栅极连接所述上拉节点，所述第六薄膜晶体管的漏极连接 所述低电压信号端，所述第六薄膜晶体管的源极连接所述第一节点下拉模块； 所述第七薄膜晶体管的栅极连接所述输出端子，所述第七薄膜晶体管的漏极连接 所述低电压信号端，所述第七薄膜晶体管的源极连接所述第一节点下拉模块； 所述第八薄膜晶体管的栅极连接所述输出模块，所述第八薄膜晶体管的漏极连接 所述低电压信号端，所述第八薄膜晶体管的源极连接所述第二节点。 所述输出模块包括第九薄膜晶体管和第十薄膜晶体管； 所述第九薄膜晶体管的栅极连接所述第二节点，所述第九薄膜晶体管的漏极连接 所述低电压信号端，所述第九薄膜晶体管的源极连接所述第一节点上拉模块； 所述第十薄膜晶体管的栅极连接所述第一节点，所述第十薄膜晶体管的漏极连接 所述第一时钟信号端，所述第十薄膜晶体管的源极连接所述第一节点上拉模块。 本专利技术实施例还提供了一种栅极驱动电路，采用如下技术方案： 该栅极驱动电路包括相互级联的多个如上所述的移位寄存器，除第一级移位寄存 器和最后一级移位寄存器之外，每一级移位寄存器的初始信号输入端均连接自身的上一级 移位寄存器的输出端子，每一级移位寄存器单元的复位信号输入端均连接自身的下一级移 位寄存器的输出端子，每一级移位寄存器的输出端子连接自身的上一级移位寄存器的复位 信号输入端以及自身的下一级移位寄存器的初始信号输入端。 本专利技术实施例提供了一种移位寄存器和栅极驱动电路，其中，移位寄存器包括：输 入模块、输出模块、第一节点上拉模块、第一节点下拉模块、第二节点上拉模块和第二节点 下拉模块，输入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号；第一 节点上拉模块连接第一时钟信号端，用于维持第一节点的电压为高电平；第一节点下拉模 块连接低电压信号端，用于维持第一节点的电压为低电平；第二节点上拉模块连接输出模 块，用于维持用于作为下拉节点的第二节点的电压为高电平；第二节点下拉模块连接低电 压信号端，用于维持第二节点的电压为低电平；输出模块连接第一时钟信号端，将第一时钟 信号提供给输出端子。该移位寄存器在下一帧打开前通过第一节点下拉单元对第一节点进 行放电，有效避免第一节点处噪声的产生，通过输出模块对输出端子进行放电，有效避免输 出端子处噪声的产生；同时，第二时钟信号端的每一个高电平信号都能够将第二节点的电 位拉高，大大降低了栅极驱动电路的功耗。另外，由于栅极驱动电路包括相互级联的多个如 上所述的移位寄存器，不需要再设置虚拟的移位寄存器，可以有效地减小布线空间，并进一 步降低了栅极驱动电路的功耗。 此外，本专利技术实施例还提供了一种显示装置，该显示装置包括以上所述的栅极驱 动电路。 为了进一步解决上述技术问题，本专利技术实施例还提供了一种栅极驱动电路的驱动 方法，采用如下技术方案： 一种栅极驱动电路的驱动方法包括： 第一阶段，第一直流信号输入端和初始信号输入端输出高电平，第一时钟信号端、 第二时钟信号端和复位信号输入端输出低电平，第一薄膜晶体管导通，第一节点电压升高， 第一电容充电，第六薄膜晶体管导通，第二节点电位被拉低，第十薄膜晶体管本文档来自技高网...
【技术保护点】
一种移位寄存器，其特征在于，包括输入模块、输出模块、第一节点上拉模块、第一节点下拉模块、第二节点上拉模块和第二节点下拉模块；所述输入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号；所述第一节点上拉模块连接第一时钟信号端，用于维持所述第一节点的电压为高电平；所述第一节点下拉模块连接低电压信号端，用于维持所述第一节点的电压为低电平；所述第二节点上拉模块连接所述输出模块，用于维持用于作为下拉节点的第二节点的电压为高电平；所述第二节点下拉模块连接所述低电压信号端，用于维持所述第二节点的电压为低电平；所述输出模块连接所述第一时钟信号端，将第一时钟信号提供给输出端子。
【技术特征摘要】
【专利技术属性】
技术研发人员：郝学光，李成，安星俊，柳奉烈，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：北京;11
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