一种配置数据的处理装置及方法。该处理装置，用以提供配置数据给一微处理器，并包括一保险丝阵列、一快取存储器以及至少一内核。保险丝阵列设置在一晶粒上，并根据配置数据而被编程。保险丝阵列包括多个第一半导体保险丝，用以存储一压缩的快取校正数据。快取存储器设置在晶粒上。内核设置在晶粒上。内核耦接保险丝阵列及快取存储器，并在启动/重置操作下，存取保险丝阵列，用以解压缩压缩的快取校正数据，并发布一解压缩的快取校正数据，用以初始化快取存储器。
【技术实现步骤摘要】
【专利摘要】一种。该处理装置，用以提供配置数据给一微处理器，并包括一保险丝阵列、一快取存储器以及至少一内核。保险丝阵列设置在一晶粒上，并根据配置数据而被编程。保险丝阵列包括多个第一半导体保险丝，用以存储一压缩的快取校正数据。快取存储器设置在晶粒上。内核设置在晶粒上。内核耦接保险丝阵列及快取存储器，并在启动/重置操作下，存取保险丝阵列，用以解压缩压缩的快取校正数据，并发布一解压缩的快取校正数据，用以初始化快取存储器。【专利说明】
本专利技术涉及一种微电子，特别涉及一种提供压缩配置数据给一多内核装置的一保险丝阵列的装置及方法。
技术介绍
集成电路的技术在过去40年内，以指数方式成长。特别是在微处理器领域中，由4位单指令、10微米装置开始，半导体制造技术的成长让设计者可提高复合式装置内部的元件密度。在80及90年代的流水线式微处理器及超标量(纯量)微处理器中，可将数百万个晶体管设置在单一晶粒中。在随后的20年中，出现了 64位的32纳米装置，其将数十亿个晶体管设置在单一晶粒中，该晶粒具有多微处理器内核，用以处理数据。 在启动或重置装置时，这些早期的装置需被配置数据所初始化。举例而言，许多架构利用至少一可选择的频率和/或电压，致能装置。其它架构要求每一装置需具有一序号以及其它可通过执行指令而读取的信息。另一些装置内部的寄存器及控制电路需要初始化数据。当前述电路在制造时发生错误或是并未位于临界限制中时，其它装置利用配置数据执行额外电路。 本领域技术人员均深知，设计者可利用传统整合在晶粒上的半导体保险丝阵列存储并提供初始配置数据。当部分保险丝阵列已制造完成时，可藉由熔断所选择到的保险丝，对这些保险丝阵列进行编程，并且保险丝阵列具有数千位的信息，在启动/重置装置时，便可读取保险丝阵列，用以初始化及设定相对应装置的操作。 当装置的复杂性愈来愈高时，配置数据量会随之增加。然而，本领域技术人员深知，虽然晶体管的尺寸随半导体工艺而缩小，但整合在晶粒上的半导体保险丝的尺寸却增力口。这个现象影响可使用空间以及功率损耗，因而成为设计者的问题。因此，若欲制造一大保险丝阵列在晶粒上时，晶粒可能无法提供足够的可使用空间。 另外，由于每一内核需要一定数量的保险丝，因此，若欲在单一晶粒上制造许多内核时，将使上述问题恶化。 因此，需要一装置及方法使配置数据可被存储并提供在一多内核装置中，并且在单一晶粒中，不会占用太多的空间及消耗太多的电源。 另外，需要一保险丝阵列机制，用以在相同或更小的空间中，存储并提供比传统技术更多的配置数据。
技术实现思路
本专利技术利用一多内核装置里的一保险丝阵列的压缩配置数据，提供较佳的技术，用以解决上述问题并满足其它问题及缺点以及已知的受限。在一可能实施例中，本专利技术提供一种处理装置，用以提供配置数据给一微处理器，并包括一保险丝阵列、一快取存储器以及至少一内核。保险丝阵列设置在一晶粒上，并根据配置数据而被编程。保险丝阵列包括多个第一半导体保险丝，用以存储一压缩的快取校正数据。快取存储器设置在晶粒上。内核设置在晶粒上。内核耦接保险丝阵列及快取存储器，并在启动/重置操作下，存取保险丝阵列，用以解压缩压缩的快取校正数据，并发布一解压缩的快取校正数据，用以初始化快取存储器。 本专利技术还提供一种处理装置，用以提供配置数据给一微处理器，并包括一保险丝阵列。保险丝阵列设置在一晶粒上，根据压缩配置数据而被编程，并包括多个第一半导体保险丝以及多个第二半导体保险丝。第一半导体保险丝用以根据一编码压缩格式，存储配置数据。第二半导体保险丝用以存储一第一保险丝校正数据。第一保险丝校正数据用以表示对应于第一半导体保险丝中需要改变状态的至少一第一保险丝的地址及值。 本专利技术还提供一种处理方法，用以提供配置数据给一微处理器，并包括设置一保险丝阵列在一晶粒上，保险丝阵列包括多个第一半导体保险丝，且存储一压缩的快取校正数据在第一半导体保险丝中；设置至少一内核在晶粒上，其中内核耦接保险丝阵列及快取存储器；以及在启动/重置操作下，通过内核存取保险丝阵列，解压缩压缩的快取校正数据，并发布一解压缩的快取校正数据，用以初始化快取存储器。 本专利技术还提供一种处理方法，用以提供配置数据给一微处理器，并包括设置一保险丝阵列在一晶粒上，其中设置步骤包括:存储配置数据在多个第一半导体保险丝中，其中配置数据被存储成一编码压缩格式；以及存储第一保险丝校正数据在多个第二半导体保险丝中，其中第一保险丝校正数据用以表示对应于第一半导体保险丝中需要改变状态的至少一第一保险丝的地址及值。 对于工业应用，本专利技术可应用在微处理器中，其应用在一般或特殊用途的计算机装置中。 为让本专利技术的特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下: 【专利附图】【附图说明】 图1为已知具有一保险丝阵列的微处器内核的示意图。 图2为图1的具有冗余保险丝组的微处器内核的示意图。 图3为根据本专利技术的提供压缩及解压缩配置数据给一多内核装置的示意图。 图4为根据本专利技术的保险丝解解压缩机制的一可能实施例。 图5为本专利技术的压缩配置数据的一可能格式示意图。 图6为本专利技术的解压缩微码插入配置数据的一可能格式示意图。 图7为本专利技术的解压缩微码寄存器配置数据的一可能格式示意图。 图8为本专利技术的解压缩快取校正数据的一可能格式示意图。 图9为本专利技术的解压缩保险丝校正数据的一可能格式示意图。 图10为本专利技术的具有可配置冗余保险丝阵列的多内核装置的一可能实施例。 图11为本专利技术的快速地载入配置数据至多内核装置的机制示意图。 图12为本专利技术的错误确认校正机制的一可能实施例。 【符号说明】 100、200:方块；101:微处器内核；102、201、336:保险丝阵列；103:重置逻辑；104:重置电路；105:重置微码；107:控制电路；108:微码寄存器；109:微码插入元件:110:快取校正元件；RESET:重置信号；202、PFBl?PFBN、RFBl?RFBN:保险丝组；203:保险丝；210?211:寄存器；PR1:主要寄存器；RR1:冗余寄存器；212:异或逻辑门；FB3:输出；310:装置编程器；320:压缩器；301、302:虚拟保险丝组；302:虚拟保险丝；330:晶粒；332,1002,1102:内核；334:快取存储器;401、1001、1101、1201:物理级保险丝阵列；403:已压缩的微码插入保险丝；404:已压缩的寄存器保险丝；405:已压缩的快取校正保险缩；406:已压缩的保险丝校正保险丝；408:插入保险丝元件；409:寄存器保险丝元件；410:快取保险丝元件；411:保险丝校正元件；412:总线；414:微码插入元件；415:微码寄存器；416:快取校正元件；417:重置控制器；420:微处器内核；421:解压缩器；500:压缩配置数据；502:压缩数据栏位；503:结束类型栏位；504:结束熔断栏位；600:解压缩微码插入配置数据；601:内核地址栏位；602:微码ROM地址栏位；603:微码插入数据栏位；604:解压缩数据方块；700:解压缩微码寄存器配置数据；701:内核地址栏位；70本文档来自技高网...
【技术保护点】
一种处理装置，用以提供配置数据给微处理器，该处理装置包括：保险丝阵列，设置在晶粒上，并根据该配置数据而被编程，该保险丝阵列包括多个第一半导体保险丝，用以存储压缩的快取校正数据；快取存储器，设置在该晶粒上；以及至少一内核，设置在该晶粒上，其中至少该内核耦接该保险丝阵列及该快取存储器，并在启动/重置操作下，存取该保险丝阵列，用以解压缩该压缩的快取校正数据，并发布解压缩的快取校正数据，用以初始化该快取存储器。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：GG亨利，弟尼斯K詹，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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