电子加密装置和电子设备制造方法及图纸

本实用新型专利技术提供了一种电子加密装置和电子设备，该电子加密装置包括第一加解密电路、先进先出延时存储器、第二加解密电路以及比较电路；第一加解密电路的输入端和先进先出延时存储器的输入端分别与用于触发待加密信号的输入模块连接；第二加解密电路的电路结构与第一加解密电路的电路结构相同，第二加解密电路的输入端与先进先出延时存储器的输出端连接；比较电路的输入端分别与第一加解密电路的输出端和第二加解密电路的输出端连接。本实用新型专利技术以并联方式设置至少两个加解密电路，并在加解密电路的输入端连接有先进先出延时存储器，以使加解密电路的工作时序不同，通过比较电路比较加解密电路的输出信号以检测在加解密过程中是否存在故障攻击。

【技术实现步骤摘要】
电子加密装置和电子设备
本技术涉及集成电路的安全
，特别涉及一种电子加密装置和电子设备。
技术介绍
DES,AES,RSA加解密电路广泛运用于信息安全
，如电子支付终端、网络传输和智能加密卡等。在实际应用中，这类设备经常会受到各种攻击。传统攻击方法使用数学方法，通过大量的数学运算来搜寻密钥。随着对密码算法研究的深入，一些攻击方式逐渐出现且愈演愈烈，比如:故障攻击、侧信道攻击以及探针攻击。故障攻击包括临界环境攻击、电压毛刺攻击以及注入攻击等，一般通过突然改变供电电压等方式对安全设备进行恶意攻击，使其进入错误运行状态进而获得重要的密钥信息。 请参阅图1，图1是现有的电子加密装置的一实施例的结构示意图。如图1所示，该电子加密装置I为加解密电路12，可以为DES加解密电路、AES加解密电路、RSA加解密电路中的一种。其中，加解密电路12包括多轮加解密电路，图中示出了第一轮加解密电路121、第二轮加解密电路122以及第三轮加解密电路123，其包括的更多轮次的加解密电路未不出。加解密电路12的输入端与输入模块11连接，输入模块11可以为键盘，也可以为触摸屏或其他形式的输入装置，用于触发待加解密信号。加解密电路12输入待加解密信号后，经过多轮加解密电路加解密，最终输出加密后的信号。 上述电子加密装置的缺点是:加解密电路12可能会在多个时刻或多个位置受到故障攻击，导致电子加密装置的输出信号错误，从而影响整个设备或系统的正常使用。
技术实现思路
本技术提供一种电子加密装置和电子设备，以解决现有技术的电子加密装置在受到故障攻击时加解密电路容易受到干扰，导致输出信号错误的技术问题。 为解决上述技术问题，本技术提供一种电子加密装置，包括第一加解密电路，其输入端和用于触发待加密信号的输入模块连接，该电子加密装置还包括先进先出延时存储器、第二加解密电路以及比较电路；该先进先出延时存储器的输入端和该输入模块连接；该第二加解密电路的电路结构与该第一加解密电路的电路结构相同，该第二加解密电路的输入端与该先进先出延时存储器的输出端连接；该比较电路的输入端分别与该第一加解密电路的输出端和该第二加解密电路的输出端连接。 根据本技术一优选实施例，该电子加密装置进一步包括多个先进先出延时存储器和多个第二加解密电路，该多个先进先出延时存储器和该多个第二加解密电路一一对应连接；该多个先进先出延时存储器的输入端均与该输入模块连接；该多个先进先出延时存储器的输出端分别与对应的第二加解密电路的输入端连接；该多个第二加解密电路的输出端均与该比较电路的输入端连接。 根据本技术一优选实施例，该第一加解密电路或该第二加解密电路包括至少一轮如下加解密电路=DES加解密电路、AES加解密电路以及RSA加解密电路。 根据本技术一优选实施例，该电子加密装置进一步包括时钟电路和控制电路，该控制电路分别与该比较电路和该时钟电路连接。 根据本技术一优选实施例，该电子加密装置进一步包括报警电路，该报警电路的输入端与该比较电路的输出端连接。 根据本技术一优选实施例，该报警电路为声音报警电路和/或光信号报警电路。 为解决上述技术问题，本技术还提供一种电子设备，该电子设备具有上述任一种的电子加密装置。 根据本技术一优选实施例，该电子设备为具备信息安全需求的智能终端或智能加密卡。 本技术提供的电子加密装置和电子设备，以并联方式设置至少两个加解密电路，并在加解密电路的输入端连接有先进先出延时存储器，以使加解密电路的工作时序不同，通过比较电路比较所有加解密电路的输出信号的参数值是否一致，以检测该电子加密装置在加解密过程中是否存在故障攻击。 【附图说明】 为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 图1是现有的电子加密装置的一实施例的结构示意图； 图2是本技术电子加密装置的一实施例的结构示意图； 图3是本技术电子加密装置的另一实施例的结构示意图。 【具体实施方式】 下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。 请参阅图2，图2是本技术电子加密装置的一实施例的结构示意图。 如图2所示，该电子加密装置2包括第一加解密电路22、先进先出延时存储器23、第二加解密电路24以及比较电路25。 具体而言，该电子加密装置包括两个加解密电路:第一加解密电路22和第二加解密电路24。其中，第一加解密电路22的输入端与输入模块21连接，第一加解密电路22的输出端与比较电路25的输入端连接。 第二加解密电路24与第一加解密电路22的电路结构完全相同，可以为DES加解密电路、3DES加解密电路、AES加解密电路以及RSA加解密电路，或者为上述加解密电路的组合，当然也可以为其他形式的加解密电路，在此不作限定。第一加解密电路22和第二加解密电路24均包括多轮加解密电路(图未示)以进行多次加解密，其具体结构设计在本领域技术人员的理解范围之内，在此不作详细阐述。 需要注意的是，在第二加解密电路24的输入端之前连接有一FIFO存储器23，FIFO存储器为先进先出延时存储器的英文缩写。FIFO存储器23的输入端用于输入待加密信号，第二加解密电路24的输入端与FIFO存储器23的输出端连接，第二加解密电路24的输出端与比较电路25的输入端连接。 比较电路25用于比较第一加解密电路22的输出信号和第二加解密电路24的输出信号是否一致，从而检测出该电子加解密装置是否受到故障攻击。比较电路25可采用电压比较器或其他形式的比较器。 下面介绍该电子加密装置的工作原理，具体为: I)检测局部故障攻击:局部故障攻击指的是第一加解密电路22和第二加解密电路24两者中的任一个加解密电路受到故障攻击。显然，受到故障攻击的加解密电路的输出信号较正常工作的加解密电路会发生偏移，比较电路25通过比较这两个加解密电路的输出信号，就能检测出该电子加密装置是否受到故障攻击。 2)检测整体故障攻击:整体故障攻击指的是第一加解密电路22和第二加解密电路24均受到故障攻击。可以理解地，当电子加密装置2处于加解密过程中，由于进入第二加解密电路24的输入信号必须先经过FIFO存储器23，在同一时刻，加密输出信号在第一加解密电路22中处于第N轮加解密电路，在第二加解密电路24中处于小于第N轮的加解密电路，如进入到N-2轮，N-3轮。此时，如果第一加解密电路22和第二加解密电路24同时接收到故障攻击，如接收到攻击电压或电流，这两个加解密电路的最终输出信号如电压、电流的结果会不一致，从而能被比较电路25检测出来。 在本实施例中，该电子加密装置2包括两个加解密电路22、24本文档来自技高网...

【技术保护点】
一种电子加密装置，包括第一加解密电路，其输入端和用于触发待加密信号的输入模块连接，其特征在于，还包括：先进先出延时存储器，其输入端和所述输入模块连接；第二加解密电路，其电路结构与所述第一加解密电路的电路结构相同，其输入端和所述先进先出延时存储器的输出端连接；比较电路，其输入端分别与所述第一加解密电路的输出端和所述第二加解密电路的输出端连接。

【技术特征摘要】
1.一种电子加密装置,包括第一加解密电路，其输入端和用于触发待加密信号的输入模块连接，其特征在于，还包括: 先进先出延时存储器，其输入端和所述输入模块连接； 第二加解密电路，其电路结构与所述第一加解密电路的电路结构相同，其输入端和所述先进先出延时存储器的输出端连接； 比较电路，其输入端分别与所述第一加解密电路的输出端和所述第二加解密电路的输出端连接。2.根据权利要求1所述的电子加密装置，其特征在于，进一步包括多个先进先出延时存储器和多个第二加解密电路，所述多个先进先出延时存储器和所述多个第二加解密电路一一对应连接； 所述多个先进先出延时存储器的输入端均与所述输入模块连接； 所述多个先进先出延时存储器的输出端分别与对应的所述第二加解密电路的输入端连接； 所述多个第二加解密电路的输出端均与所述比较电路的输入...

【专利技术属性】
技术研发人员：程玉芳，樊俊锋，李景涛，胡翠，潜晟，
申请(专利权)人：国民技术股份有限公司，
类型：新型
国别省市：广东;44