用于FPGA原型化的串行接口制造技术

在用于FPGA原型化的串行接口的方面中，高级交叉开关互连(AXI)桥路结构支持在片上系统(SoC)中的现场可编程门阵列(FPGA)之间的串行数据通信。AXI桥路结构包括被配置为从在第一FPGA处被实施的AXI部件接收AXI数据信号的并行接口。传输(TX)引擎被配置为将AXI数据信号分组化成AXI数据分组，并且经由串行链路向第二FPGA传输AXI数据分组。AXI桥路结构还包括被配置为经由串行链路从第二FPGA接收附加AXI数据分组并且从附加AXI数据分组提取AXI数据信号的接收(RX)引擎。并行接口还被配置为向AXI部件提供附加AXI数据信号。

【技术实现步骤摘要】
【国外来华专利技术】用于FPGA原型化的串行接口相关申请的交叉引用本申请要求对提交于2012年12月12日的美国专利申请第13/712，183号的优先权，该美国专利申请又要求对通过这里完全引用而将公开内容结合于此、提交于2011年12月15日的美国临时专利申请第61/576，310号的优先权。
技术介绍
包括在本部分中描述的
技术介绍
仅为了呈现公开内容的一般情境。
技术介绍
描述并不是对于本申请中的权利要求的现有技术并且并未由于被包含于本部分中而被承认为现有技术。也被称为专用集成电路(ASIC)原型化或者片上系统(SoC)原型化的FPGA原型化用来在现场可编程门阵列(FPGA)上原型化SoC和ASIC设计以用于硬件验证和软件开发。在用FPGA原型化时，SoC经常被分割成多个FPGA，其中每个FPGA可以实施SoC的具体部件。常规SoC使用并行互连结构以在部件之间传达数据。这一并行互连结构需要多个数据线和管脚，这使得SoC的分割存在困难。
技术实现思路
本
技术实现思路
介绍用于FPGA原型化的串行接口的概念，并且以下在【具体实施方式】中进一步描述和/或在附图中示出概念。因而，本
技术实现思路
不应被视为描述必需特征也并未用来限制要求保护的主题内容的范围。在用于FPGA原型化的串行接口的一个方面中，一种AXI桥路结构支持在片上系统中的FPGA之间的串行数据通信。AXI桥路结构包括被配置为从在第一 FPGA处被实施的AXI部件接收AXI数据信号的并行接口。AXI桥路结构还包括被配置为将AXI数据信号分组化成AXI数据分组并且经由串行链路向第二 FPGA传输AXI数据分组的传输(TX)引擎。AXI桥路结构还包括被配置为经由串行链路从第二FPGA接收附加AXI数据分组并且从附加AXI数据分组提取附加AXI数据信号的接收(RX)引擎。并行接口还被配置为向AXI部件提供附加AXI数据信号。在用于FPGA原型化的串行接口的另一方面中，一种串行接口包括在第一 FPGA处的第一 AXI桥路。第一 AXI桥路被配置为经由第一 AXI并行接口从第一 AXI部件接收读取请求或者写入请求的AXI数据信号、将AXI数据信号分组化成AXI请求分组并且经由串行链路向第二 FPGA传输AXI请求分组。串行接口还包括在第二 FGPA处的第二 AXI桥路。第二AXI桥路被配置为经由串行链路接收AXI请求分组、从AXI请求分组提取读取请求或者写入请求的AXI数据信号并且经由第二 AXI并行接口向第二 AXI部件提供读取请求或者写入请求的AXI数据信号。描述了一种由AXI桥路实施的用于执行数据读取操作的方法。该方法包括从AXI部件接收与数据读取请求对应的并行AXI数据信号。AXI数据信号标识将从其读取数据的地址。该方法还包括将数据读取请求的AXI数据信号分组化成AXI读取分组并且经由串行链路向第二 FPGA传输AXI读取分组。该方法还包括经由串行链路从第二 FPGA接收AXI读取完成分组、从AXI读取完成分组提取请求的数据并且向AXI部件提供请求的数据。描述了另一种由AXI桥路实施的用于执行数据写入操作的方法。该方法包括从AXI部件接收与数据写入请求对应的并行数据信号。AXI数据信号包括写入数据并且标识将在其写入该写入数据的地址。该方法还包括将数据写入请求的AXI数据信号分组化成AXI写入分组并且经由串行链路向第二FGPA传输AXI写入分组。该方法还包括经由串行链路从第二FPGA接收AXI写入响应分组。AXI写入响应分组包括写入数据是否被成功写入的标识符。该方法还包括从AXI写入响应分组提取写入数据是否被成功写入的标识符并且向AXI部件提供标识符。【附图说明】参照以下附图描述用于FPGA原型化的串行接口的细节。相同标号可以全篇用来引用附图中所示的相似特征和部件:图1图示了被配置为支持在片上系统上的FPGA之间的数据通信的常规并行互连结构的示例。图2图示了由AXI限定的并行接口的示例读取地址信道和读取数据信道。图3图示了由AXI限定的并行接口的示例写入地址信道、写入数据信道和写入响应信道。图4图示了其中可以实施用于FPGA原型化的串行接口的方面的示例片上系统环境。图5图示了其中可以实施用于FPGA原型化的串行接口的方面的具体示例片上系统环境。图6图示了其中可以实施用于FPGA原型化的串行接口的方面的备选具体示例片上系统环境。图7图示了根据一个或者多个方面的示例读取分组。图8图示了根据一个或者多个方面的示例写入分组。图9图示了根据一个或者多个方面的示例读取完成分组。图10图示了根据一个或者多个方面的示例写入响应分组。图11图示了用于实施用于FPGA原型化的串行接口的示例层栈。图12图示了根据一个或者多个方面的示例AXI桥路。图13图示了使用用于FPGA原型化的串行接口来执行读取操作的示例方法。图14图示了使用用于FPGA原型化的串行接口来执行写入操作的示例方法。图15图示了可以使用用于FPGA原型化的串行接口的各种方面被实施的示例片上系统。图16图示了可以被实施为包括用于FPGA原型化的串行接口的各种方面的示例设备的各种部件。【具体实施方式】常规SoC的并行互连结构使用多个数据线和管脚以支持在SoC部件之间的数据通信，这使SoC的分割有困难。根据各种方面，描述了取代在常规FPGA原型化设计中使用的并行互连结构的串行接口。串行接口可以包括在第一 FPGA处的第一 AXI桥路。第一 AXI桥路被配置为经由第一 AXI并行接口从第一 AXI部件接收读取请求或者写入请求的AXI数据信号、将AXI数据信号分组化成AXI请求分组并且经由串行链路向第二 FPGA传输AXI请求分组。串行接口还包括在第二 FPGA处的第二 AXI桥路。第二 AXI桥路被配置为经由串行链路接收AXI请求分组、从AXI请求分组提取读取请求或者写入请求的AXI数据信号并且经由第二 AXI并行接口向第二 AXI部件提供读取请求或者写入请求的AXI数据信号。尽管可以在任何数目的不同设备、系统、环境和/或配置中实施用于FPGA原型化的串行接口的特征和概念，但是在以下示例设备、系统和方法的情境中描述用于FPGA原型化的串行接口的方面。图1图示了被配置为支持在SoC上的FPGA之间的数据通信的常规并行互连结构的示例100。在这一示例中，SoC被分割成在第一 FPGA104上的AXI部件102和在第二FPGA108上的AXI切换结构106。AXI部件102和AXI切换结构106被配置为通过经由AXI并行接口 110发送AXI信号来相互通信。在示例100中，AXI部件102被配置为通过经由AXI并行接口 110向AXI切换结构106传输读取请求来发起数据读取操作。响应于接收读取请求，AXI切换结构106被配置为返回读取响应，该读取响应包括来自在请求中标识的地址的数据。AXI部件102还被配置为通过经由AXI并行接口 110向AXI切换结构106传输写入请求来发起数据写入操作。响应于接收写入请求，AXI切换结构106被配置为向在写入请求中标识的地址写入数据并且接收指示数据是否被成功写入的写入响应。为了支持数据读取操作，AXI并行接口 110定义用于传达读取请求的读取地址信道和用于传达请求的读取数据的读取数据信道。为本文档来自技高网...

【技术保护点】
一种用于现场可编程门阵列(FPGA)原型化的串行接口，包括：在第一FPGA处的第一高级交叉开关互连(AXI)桥路，所述第一AXI桥路被配置为经由第一AXI并行接口从第一AXI部件接收读取请求或者写入请求的AXI数据信号、将所述AXI数据信号分组化成AXI请求分组并且经由串行链路向第二FPGA传输所述AXI请求分组；以及在所述第二FGPA处的第二AXI桥路，所述第二AXI桥路被配置为经由所述串行链路接收所述AXI请求分组、从所述AXI请求分组提取所述读取请求或者所述写入请求的所述AXI数据信号并且经由第二AXI并行接口向第二AXI部件提供所述读取请求或者所述写入请求的所述AXI数据信号。

【技术特征摘要】
【国外来华专利技术】2011.12.15 US 61/576,310;2012.12.12 US 13/712,1831.一种用于现场可编程门阵列(FPGA)原型化的串行接口，包括: 在第一 FPGA处的第一高级交叉开关互连(AXI)桥路，所述第一 AXI桥路被配置为经由第一AXI并行接口从第一AXI部件接收读取请求或者写入请求的AXI数据信号、将所述AXI数据信号分组化成AXI请求分组并且经由串行链路向第二 FPGA传输所述AXI请求分组；以及 在所述第二 FGPA处的第二 AXI桥路，所述第二 AXI桥路被配置为经由所述串行链路接收所述AXI请求分组、从所述AXI请求分组提取所述读取请求或者所述写入请求的所述AXI数据信号并且经由第二AXI并行接口向第二 AXI部件提供所述读取请求或者所述写入请求的所述AXI数据信号。2.根据权利要求1所述的串行接口，其中所述第一AXI部件包括AXI主控，并且所述第一 AXI桥路包括AXI主控桥路，并且其中所述第二 AXI部件包括AXI切换结构，并且所述第二桥路包括AXI从属桥路。3.根据权利要求1所述的串行接口，其中所述第一AXI部件包括AXI从属，并且所述第一AXI桥路包括AXI从属桥路，并且其中所述第二 AXI部件包括AXI切换结构，并且所述第二AXI桥路包括AXI主控桥路。4.根据权利要求1所述的串行接口，其中所述第一AXI桥路被配置为在所述AXI数据信号对应于所述读取请求时将所述AXI数据信号分组化成AXI读取分组，并且其中所述AXI读取分组标识将从其读取数据的地址。5.根据权利要求4所述的串行接口，其中所述读取请求的所述AXI数据信号由所述第一AXI桥路经由所述第一 AXI并行接口的读取地址信道接收。6.根据权利要求1所述的串行接口，其中所述第一AXI桥路被配置为在所述AXI数据信号对应于所述写入请求时将所述AXI数据信号分组化成AXI写入分组，并且其中所述AXI写入分组包括写入数据和将在其写入所述写入数据的地址。7.根据权利要求6所述的串行接口，其中所述写入请求的所述AXI数据信号由所述第一AXI桥路经由所述第一 AXI并行接口的写入地址信道和写入数据信道接收。8.根据权利要求1所述的串行接口，其中: 所述第二 AXI桥路还被配置为经由所述第二 AXI并行接口从所述第二 AXI部件接收读取响应或者写入响应的附加AXI数据信号、将所述附加AXI数据信号分组化成AXI响应分组并且经由所述串行链路向所述第一 FPGA传输所述AXI响应分组；以及 所述第一 AXI桥路还被配置为经由所述串行链路接收所述AXI响应分组、从所述AXI响应分组提取所述读取响应或者所述写入响应的所述附加AXI数据信号并且经由所述第一AXI并行接口向所述第二 AXI部件提供所述读取响应或者所述写入响应的所述附加AXI数据信号。9.根据权利要求8所述的串行接口，其中所述第二AXI桥路被配置为在所述附加AXI数据信号对应于所述读取响应时将所述附加AXI数据信号分组化成AXI读取完成分组，并且其中所述读取完成分组包括在所述请求中被标识的数据。10.根据权利要求9所述的串行接口，其中所述读取响应的所述附加AXI数据信号由所述第二 AXI桥路经由所述第二 AXI并行接口的读取数据信道接收。11.根据权利要求8所述的串行接口，其中所述第二AXI桥路被配置为在所述AXI数据信号对应于所述写入响应时将所述附加AXI数据信号分组化成AXI写入响应分组，并且其中所述写入响应分组包括数据写入操作是否成功的指示。12.根据权利要求11所述的串行接口，其中所述写入响应的所述附加AXI数据信号由所述第二 AXI桥路经由所述第二 AXI并行接口的写入响应信道接收。13.根据权利要求1所述的串行接口，其中所述第一桥路和所述第二...

【专利技术属性】
技术研发人员：周为，朱志豪，张柏坚，
申请(专利权)人：马维尔国际贸易有限公司，
类型：发明
国别省市：巴巴多斯;BB