本发明专利技术公开了一种用于在计算系统的大型基于行的存储器中进行有效高速缓存数据存取的系统和方法。计算系统包括处理单元和集成三维(3D)动态随机存取存储器(DRAM)。所述处理单元将3DDRAM用作高速缓存。所述3D DRAM的存储器阵列组中的多行中的每一行至少存储多个高速缓存标签和由所述多个高速缓存标签指示的多条相应高速缓存线。响应于从所述处理单元接收存储器请求，所述3D DRAM根据所述接收的存储器请求在由所述接收的存储器请求内的高速缓存标签指示的给定高速缓存线上执行存储器存取。可以使用单个复杂DRAM事务而不是使用多个DRAM事务来降低延迟和功耗。
【技术实现步骤摘要】
【国外来华专利技术】标签和数据共同存储在物理行中的DRAM高速缓存专利技术背景
本专利技术涉及计算系统，且更特定来说涉及用于在计算系统的大型基于行的存储器中进行有效高速缓存数据存取。相关领域的描述随着半导体制造过程推进以及晶粒上几何尺寸减小，半导体芯片提供更多功能和性能。然而，现代处理技术和可能限制潜在益处的集成电路设计仍然出现设计问题。一个问题是在二维平面布局芯片的相继代中每单位长度的互连延迟继续增加。而且，个别芯片之间的高电阻抗增加延迟。此外，由于这些较长信号路径上增加的寄生电容，遍历片外到另一晶粒的信号可能显著增加这些信号的功耗(例如，增加10到100倍)。另一设计问题是存取许多数据的大多数软件应用程序通常受存储器限制，因为计算时间通常由存储器带宽确定。片外动态随机存取存储器(DRAM)的存储器存取延迟可以是数百到超过一千个时钟周期，且处理器设计中增加的核心数量已加重了存储器带宽问题。近来，已经在包括垂直和水平集成到单个电路中的两层或更多层有源电子组件的三维集成电路(3D IC)中取得了进步。被称为系统级封装(SiP)或芯片堆叠多芯片模块(MCM)的3D封装通过将单独芯片堆叠成单个封装而节约空间。这些层内的组件使用芯片上信号发送进行通信(无论是垂直的或水平的)。这种信号发送经由已知的二维平面布局电路提供减小的互连信号延迟。上文描述中的制造趋势可以导致微处理器封装内的千兆字节集成存储器。在一些情况下，额外的芯片上存储器件可以用作基于行的存储器，诸如在存取片外存储器之前用作最后一级高速缓存(LLC)。通过额外存储器实现的降低缺失率有助于隐藏处理器与其片外存储器之间的延迟间隙。然而，对于这种额外的集成存储器来说，基于行的存储器的高速缓存存取机制可能是低效的。将大型标签数据阵列(诸如多千兆字节高速缓存的数百兆字节)放置在微处理器晶粒上可能是不切实际且昂贵的。增大额外集成存储器的数据高速缓存线的尺寸，诸如从64字节线增加到4千字节(KB)线，减少集成存储器中的高速缓存线的数量和相应标签的尺寸。然而，脏位和一致性信息仍可以维持在原始高速缓存线(64字节线)尺寸的粒度。此外，数据转移可能消耗过多带宽，因为当仅将一些字节作为目标时，可以对整个4KB线进行存取。使用DRAM存取机制，同时存储并存取集成DRAM中的额外高速缓存的标签和数据，消散许多功率。此外，这些机制消耗许多带宽，尤其是高度相关封装上高速缓存，且消耗太多时间，因为标签和数据是以顺序方式读出。因此，封装上DRAM提供许多额外数据存储，而高速缓存和DRAM存取机制效率低下。鉴于上述内容，需要用于在计算系统的大型基于行的存储器中进行有效高速缓存数据存取的有效方法和系统。专利技术概要设想用于在计算系统的大型基于行的存储器中进行有效高速缓存数据存取的系统和方法。在一个实施方案中，计算系统包括处理单元和集成动态随机存取存储器(DRAM)。处理单元的实例包括通用微处理器、图形处理单元(GPU)、加速处理单元(APU)等。集成DRAM可以是三维(3D) DRAM且可以包括在具有处理单元的系统级封装(SiP)中。处理单元可以将3D DRAM用作高速缓存。在各个实施方案中，3D DRAM可以存储标签阵列和数据阵列两者。3D DRAM的存储器阵列组中的多个行中的每个行可以存储一个或多个高速缓存标签和由所述一个或多个高速缓存标签指示的一个或多个相应高速缓存线。响应于从处理单元接收存储器请求，3DDRAM可以根据所述接收的存储器请求在由所述接收的存储器请求内的缓存标签指示的给定高速缓存线上执行存储器存取。执行存储器存取可以包括存储给定高速缓存线的多个行的各自行的单个读取。可以使用单个复杂DRAM事务而不是使用多个DRAM事务来降低延迟和功耗。在参考下列描述和附图后，将进一步明白这些和其它实施方案。附图简述图1是计算系统的一个实施方案的总体框图。图2是系统级封装(SiP)的实施方案的总体框图。图3是计算系统的另一实施方案的总体框图。图4是用来存取高速缓存存储配置的顺序步骤的一个实施方案的总体框图。图5是用于进行有效封装中DRAM存取的方法的一个实施方案的总体流程图。尽管本专利技术可以具有各种修改和替代形式，但是在附图中通过举例的方式示出具体实施方案，且在本文进行详细描述。然而，应理解，附图和其详细描述不旨在将本专利技术限于所公开的特定形式，而是相反地，本专利技术涵盖落在如随附权利要求所定义的本专利技术的精神和范畴内的所有修改、等效物和替代形式。【具体实施方式】在下列描述中，阐述大量具体细节来提供对本专利技术的透彻理解。然而，本领域的普通技术人员应认识到本专利技术可以在不具有这些具体细节的情况下实行。在一些实例中，尚未详细示出众所周知的电路、结构和技术来避免混淆本专利技术。参考图1，示出计算系统100的一个实施方案的总体框图。如所示，微处理器110可以包括连接到对应的一个或多个高速缓存存储器子系统124a-124b的一个或多个处理器核心122a-122b。微处理器还可以包括接口逻辑140、存储器控制器130、系统通信逻辑126和共享缓存存储器子系统128。在一个实施方案中，微处理器110的所示功能被合并在单个集成电路上。在另一实施方案中，所示功能被合并在计算机主板上的芯片组中。在一个实施方案中，微处理器110是移动计算机、智能电话、或平板计算机；台式计算机；服务器；或其它内的独立系统。在一个实施方案中，系统通信逻辑116是系统总线。在另一实施方案中，微处理器110合并逻辑126中的系统总线控制器，所述系统总线控制器利用各种协议中的一个将处理器核心122a-122b连接到磁盘存储器162、DRAM170、外围输入/输出(I/o)装置、其它处理单元(诸如另一通用微处理器，其也可以称为中央处理单元(CPU))、图形处理单元(GPU)、加速处理单元(APU)、现场可编程门阵列(FPGA)、或其它)。在这样一个实施方案中，系统通信逻辑126可以替换或合并存储器控制器130和接口逻辑140的功能。简单提供计算系统100中的组件的进一步描述。虽然计算系统100在一个实施方案中被示为包括通用微处理器110，但是在用于其它目的的其它实施方案中，微处理器110可以用另一类型的处理器单元替换。其它类型的处理单元可以包括图形处理单元(GPU)、现场可编程门阵列(FPGA)或加速处理单元(APU)。一般来说，APU是包括额外处理能力的芯片。这种额外处理能力可以用来加速通用CPU外部的一种或多种类型的计算。在一个实施方案中，APU可以包括与GPU、FPGA或其它处理单元集成在相同晶粒上的通用CPU，因此改进这些单元之间的数据转移速率，同时降低功耗。在其它实施方案中，APU可以包括视频处理和其它专用加速器。无论在计算系统100中使用的给定类型的处理单元为何，由于软件应用程序存取越来越多的数据，存储器子系统使用越来越缓慢。延迟变得更加重要。可以使用更多的芯片上存储器存储来降低互连延迟。例如，高速缓存存储器子系统124a-124b中的每个可以针对处理器核心122a-122b的各自一个降低存储器延迟。此外，微处理器110可以包括共享的高速缓存子系统128而在向片外DRAM170和/或片外磁盘存储器162存取之前作为最后一级高速缓存(LLC)。通过本文档来自技高网...
【技术保护点】
一种动态随机存取存储器(DRAM)，其包括：多个行，其中每一行被配置来至少存储(i)多个高速缓存标签和(ii)由所述多个高速缓存标签指示的多个高速缓存线；和控制电路，其被配置来：接收存储器请求；和根据所述接收的存储器请求在由所述接收的存储器请求内的第一高速缓存标签指示的给定高速缓存线上执行存储器存取，其中执行所述存储器存取包括存储所述给定高速缓存线的所述多个行的各自行的单个读取。
【技术特征摘要】
【国外来华专利技术】2011.11.30 US 13/307,7761.一种动态随机存取存储器(DRAM)，其包括: 多个行，其中每一行被配置来至少存储(i)多个高速缓存标签和(ii)由所述多个高速缓存标签指不的多个闻速缓存线；和 控制电路，其被配置来: 接收存储器请求；和 根据所述接收的存储器请求在由所述接收的存储器请求内的第一高速缓存标签指示的给定高速缓存线上执行存储器存取，其中执行所述存储器存取包括存储所述给定高速缓存线的所述多个行的各自行的单个读取。2.根据权利要求1所述的DRAM，其中所述控制电路还被配置来确定所述接收的存储器请求内的所述第一高速缓存标签与存储在所述各自行中的所述多个高速缓存标签的第二高速缓存标签匹配。3.根据权利要求2所述的DRAM，其中所述多个行的每个行还被配置来存储对应于所述多个高速缓存标签的元数据，其中所述元数据包括下列中的至少一个:高速缓存替换状态、脏位、有效位和高速缓存一 致性值。4.根据权利要求3所述的DRAM，其中用存储所述给定高速缓存线的所述各自行的单个读取执行所述存储器存取包括基于所述存储器存取更新所述元数据。5.—种系统级封装(SIP)，其包括: 位于第一芯片上的处理单元，其被配置来生成存储器请求；和 位于第二芯片上的动态随机存取存储器(DRAM)，其包括多个行，其中所述DRAM被耦接到所述第一芯片且被配置来: 在所述多个行的相同行中至少存储多个高速缓存标签和由所述多个高速缓存标签指不的多条闻速缓存线； 从所述处理单元接收存储器请求；和 根据所述接收的存储器请求在由所述接收的存储器请求内的第一高速缓存标签指示的给定高速缓存线上执行存储器存取，其中执行所述存储器存取包括存储所述给定高速缓存线的所述多个行的各自行的单个读取。6.根据权利要求5所述的系统，其中所述DRAM还被配置来确定所述接收的存储器请求内的所述第一高速缓存标签与存储在所述各自行中的所述多个高速缓存标签的第二高速缓存标签匹配。7.根据权利要求6所述的系统，其中所述第二高速缓存标签在所述各自行内的位置指示所述给定高速缓存线在所述各自行内的位置。8.根据权利要求7所述的系统，其中所述DRAM还被配置来在所述多个行的相同行中存储对应于所述多个高速缓存标签的元数据，其中所...
【专利技术属性】
技术研发人员：加布里埃尔·H·洛，马克·D·希尔，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国;US
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