【技术实现步骤摘要】
【国外来华专利技术】标签和数据共同存储在物理行中的DRAM高速缓存专利技术背景
本专利技术涉及计算系统，且更特定来说涉及用于在计算系统的大型基于行的存储器中进行有效高速缓存数据存取。相关领域的描述随着半导体制造过程推进以及晶粒上几何尺寸减小，半导体芯片提供更多功能和性能。然而，现代处理技术和可能限制潜在益处的集成电路设计仍然出现设计问题。一个问题是在二维平面布局芯片的相继代中每单位长度的互连延迟继续增加。而且，个别芯片之间的高电阻抗增加延迟。此外，由于这些较长信号路径上增加的寄生电容，遍历片外到另一晶粒的信号可能显著增加这些信号的功耗(例如，增加10到100倍)。另一设计问题是存取许多数据的大多数软件应用程序通常受存储器限制，因为计算时间通常由存储器带宽确定。片外动态随机存取存储器(DRAM)的存储器存取延迟可以是数百到超过一千个时钟周期，且处理器设计中增加的核心数量已加重了存储器带宽问题。近来，已经在包括垂直和水平集成到单个电路中的两层或更多层有源电子组件的三维集成电路(3D IC)中取得了进步。被称为系统级封装(SiP)或芯片堆叠多芯片模块(MCM)的3D封装通过将单独芯...
【技术保护点】
一种动态随机存取存储器(DRAM)，其包括：多个行，其中每一行被配置来至少存储(i)多个高速缓存标签和(ii)由所述多个高速缓存标签指示的多个高速缓存线；和控制电路，其被配置来：接收存储器请求；和根据所述接收的存储器请求在由所述接收的存储器请求内的第一高速缓存标签指示的给定高速缓存线上执行存储器存取，其中执行所述存储器存取包括存储所述给定高速缓存线的所述多个行的各自行的单个读取。
【技术特征摘要】
【国外来华专利技术】2011.11.30 US 13/307,7761.一种动态随机存取存储器(DRAM)，其包括: 多个行，其中每一行被配置来至少存储(i)多个高速缓存标签和(ii)由所述多个高速缓存标签指不的多个闻速缓存线；和 控制电路，其被配置来: 接收存储器请求；和 根据所述接收的存储器请求在由所述接收的存储器请求内的第一高速缓存标签指示的给定高速缓存线上执行存储器存取，其中执行所述存储器存取包括存储所述给定高速缓存线的所述多个行的各自行的单个读取。2.根据权利要求1所述的DRAM，其中所述控制电路还被配置来确定所述接收的存储器请求内的所述第一高速缓存标签与存储在所述各自行中的所述多个高速缓存标签的第二高速缓存标签匹配。3.根据权利要求2所述的DRAM，其中所述多个行的每个行还被配置来存储对应于所述多个高速缓存标签的元数据，其中所述元数据包括下列中的至少一个:高速缓存替换状态、脏位、有效位和高速缓存一 致性值。4.根据权利要求3所述的DRAM，其中用存储所述给定高速缓存线的所述各自行的单个读取执行所述存储器存取包括基于所述存储器存取更新所述元数据。5.—种系统级封装(SIP)，其包括: 位于第一芯片上的处理单元，其被配置来生成存储器请求；和 位于第二芯片上的动态随机存取存储器(DRAM)，其包括多个行，其中所述DRAM被耦接到所述第一芯片且被配置来: 在所述多个行的相同行中至少存储多个高速缓存标签和由所述多个高速缓存标签指不的多条闻速缓存线； 从所述处理单元接收存储器请求；和 根据所述接收的存储器请求在由所述接收的存储器请求内的第一高速缓存标签指示的给定高速缓存线上执行存储器存取，其中执行所述存储器存取包括存储所述给定高速缓存线的所述多个行的各自行的单个读取。6.根据权利要求5所述的系统，其中所述DRAM还被配置来确定所述接收的存储器请求内的所述第一高速缓存标签与存储在所述各自行中的所述多个高速缓存标签的第二高速缓存标签匹配。7.根据权利要求6所述的系统，其中所述第二高速缓存标签在所述各自行内的位置指示所述给定高速缓存线在所述各自行内的位置。8.根据权利要求7所述的系统，其中所述DRAM还被配置来在所述多个行的相同行中存储对应于所述多个高速缓存标签的元数据，其中所...
【专利技术属性】
技术研发人员：加布里埃尔·H·洛，马克·D·希尔，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国;US
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