一种万能逻辑块输出逻辑宏单元电路制造技术

本实用新型专利技术公开一种万能逻辑块（GLB）输出逻辑宏单元电路，包括多输入-多时钟维持阻塞型D触发器和乘积共享阵列；所述多输入-多时钟维持阻塞型D触发器带有两个及以上时钟输入端和1个复位端，其中时钟输入端中有1个与外部时钟信号相连接，用于全局时钟，其余与所述乘积共享阵列相连接，用于局部时钟。GLB输出逻辑宏单元电路中每一个触发器的一路时钟信号选用全局同步时钟，另两路时钟信号选用片内乘积共享阵列中生成的乘积项作为局部时钟。与已有的触发器相比，在多路数据输入的情况下，该GLB输出逻辑宏单元电路直接由事件驱动来选择相应通路的数据输入，数据选择控制电路简单，能够自由控制输入端口的数量，配置方便，做到资源共享，适合异步、同步和全局异步局部同步系统的设计。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种万能逻辑块输出逻辑宏单元电路，包括多输入?多时钟维持阻塞型D触发器和乘积共享阵列；所述多输入?多时钟维持阻塞型D触发器带有两个及以上时钟输入端和1个复位端，其中时钟输入端中有1个与外部时钟信号相连接，用于全局时钟，其余与所述乘积共享阵列相连接，用于局部时钟；乘积项共享阵列将20个乘积项通过一个可编程与/或/异或阵列，其输出通过编程来来控制所述多输入?多时钟维持阻塞型D触发器。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵不贿，徐雷钧，傅建，赵劼成，
申请(专利权)人：江苏大学，
类型：实用新型
国别省市：