一种万能逻辑块输出逻辑宏单元电路制造技术

本发明专利技术公开一种万能逻辑块（GLB）输出逻辑宏单元电路，包括多输入-多时钟维持阻塞型D触发器和乘积共享阵列；所述多输入-多时钟维持阻塞型D触发器带有两个及以上时钟输入端和1个复位端，其中时钟输入端中有1个与外部时钟信号相连接，用于全局时钟，其余与所述乘积共享阵列相连接，用于局部时钟。GLB输出逻辑宏单元电路中每一个触发器的一路时钟信号选用全局同步时钟，另两路时钟信号选用片内乘积共享阵列中生成的乘积项作为局部时钟。与已有的触发器相比，在多路数据输入的情况下，该GLB输出逻辑宏单元电路直接由事件驱动来选择相应通路的数据输入，数据选择控制电路简单，能够自由控制输入端口的数量，配置方便，做到资源共享，适合异步、同步和全局异步局部同步系统的设计。?

【技术实现步骤摘要】
一种万能逻辑块输出逻辑宏单元电路
本专利技术属于电子
，具体来说涉及复杂可编程逻辑器件（CPLD），是指设计一种万能逻辑块（GLB）输出逻辑宏单元电路，其中可重构触发器为多输入-多时钟维持阻塞型D触发器。技术背景复杂可编程逻辑器件（ComplexProgrammableLogicDevice，CPLD）中，核心组件是万能逻辑块（GenericLogicBlock，GLB）。图1所示是Lattice公司ispLSI1016的功能框图，图中A0-A7，B0-B7是16个GLB。GLB结构如图2所示，每个GLB中有一个输出逻辑宏单元。图3是GLB的标准组态。目前，GLB中的可重构触发器一般为D、T、JK触发器等形式，这些触发器都是单个时钟端和单个输入端，重构不够灵活，特别是对于异步系统或全局异步局部同步系统的设计。本专利技术采用专利ZL201110219023提出的“一种多输入-多时钟维持阻塞型D触发器”作为可重构触发器。
技术实现思路
本专利技术的目的是设计一种GLB输出逻辑宏单元电路，该输出逻辑宏单元电路中的可重构触发器采用多输入-多时钟维持阻塞型D触发器结构。本专利技术的技术方案：一种GLB输出逻辑宏单元电路，包括多输入-多时钟维持阻塞型D触发器和乘积共享阵列；所述多输入-多时钟维持阻塞型D触发器带有两个及以上时钟输入端和1个复位端，其中时钟输入端中有1个与外部时钟信号相连接，用于全局时钟，其余与所述乘积共享阵列相连接，用于局部时钟。因此，GLB输出逻辑宏单元电路中每一个触发器的一路时钟信号选用全局同步时钟，另两路时钟信号选用片内乘积共享阵列中生成的乘积项作为局部时钟。进一步，所述多输入-多时钟维持阻塞型D触发器，包括一个多输入基本锁存器和多个输入单元；任一所述输入单元的两输出端分别连接到所述多输入基本锁存器的输入端，以组成维持阻塞型D触发器；所述输入单元包括数据输入端、时钟端，多输入基本锁存器具有复位端。多输入-多时钟维持阻塞型D触发器的不同数据输入端接收各自的数据输入，每个数据输入端都对应一个时钟端。本专利技术的有益技术效果：所述GLB输出逻辑宏单元电路包含不同的时钟端，接受不同的外部事件触发，包括全局时钟和局部时钟。当外部事件发生时，相应的数据输入端中的数据被锁存。由于以上所述特点，当乘积共享阵列与时钟端可编程连接时，通过片内生成的乘积项可直接控制触发器的输出。因此，与已有的触发器相比，在多路数据输入的情况下，该GLB输出逻辑宏单元电路直接由事件驱动来选择相应通路的数据输入，数据选择控制电路简单，能够自由控制输入端口的数量，配置方便，做到资源共享，适合异步、同步和全局异步局部同步系统的设计。附图说明图1为Lattice公司ispLSI1016的功能框图图2为GLB结构图图3为GLB的标准组态图4为多输入-多时钟维持阻塞型D触发器与乘积共享阵列的连接图图5为简化连接图图6为GLB输出逻辑宏单元电路图7为3输入-3时钟维持阻塞型D触发器的电路原理图。具体实施方式图4是3输入-3时钟维持阻塞型D触发器与乘积共享阵列的具体连接图。如图中所示，乘积项共享阵列跟D0、D1、D2、CP1、CP2端口可编程连接（空心圈），分别提供输入信号和触发时钟。进一步，左边的四条竖线是共享阵列，实心点是固定连接。进一步，D0、D1、D2信号还可与3输入-3时钟维持阻塞型D触发器的输出端Q经多路器MUX选择输出，前者作为组合逻辑输出，后者是寄存器输出。为了作图方便，采用简化连接，如图5所示，图中数据线（D）代表3路数据、时钟触发线（CP）代表2路时钟信号，1路全局时钟输入端（CP0）和1路复位端口（RD）。根据需要，多输入-多时钟维持阻塞型D触发器可以扩展为N输入-N时钟维持阻塞型D触发器（N为大于1的正整数），因此配置灵活。乘积项共享阵列将20个乘积项通过一个可编程与/或/异或阵列，其输出则用来控制该单元中的4个触发器，控制哪一个触发器是不固定的，要靠编程来决定。在图3所示的GLB的标准组态中，乘积项共享阵列将20个乘积项按4、4、5、7分配给4个或门，4个或门的输出与4条竖线分别固定连接，通过编程连接到D触发器的数据输入端D。图6是新型万能逻辑块输出逻辑宏单元电路结构图。图的最左边是乘积共享阵列，图中核心是四个3输入-3时钟维持阻塞型D触发器，每个触发器的D0、D1、D2、CP1、CP2都可与乘积项共享阵列编程连接。四个3输入-3时钟维持阻塞型D触发器的复位端RD连接在一起，与输入为乘积项分复位信号和全局复位信号的或门的输出连接。四个3输入-3时钟维持阻塞型D触发器的时钟CP0端连接在一起，与全局时钟相连接。外部时钟CLK0、CLK1、CLK2和CLK3经过多路器MXU选择后，再经过一个多路器MXU选择时钟的不同边沿后与CP0连接。图7是3输入-3时钟维持阻塞型D触发器的电路原理图。其中与非门I1、I2、I3、I4组成第一输入单元，与非门I5、I6、I7、I8组成第二输入单元，与非门I9、I10、I11、I12组成第三输入单元。其分别包括三个数据输入端D0、D1、D2和对应的三个时钟触发端CP0、CP1、CP2。I13、I14组成多输入基本锁存器，端口RD直接通过多输入基本锁存器进行复位控制。现以三组输入中的第一组为例，第一组构成的一个维持阻塞结构的D触发器。该触发器由3个用与非门构成的基本锁存器组成，其中与非门I4、I3和与非门I2、I1构成的两个基本锁存器响应外部输入数据D0和时钟CP0，它们的输出作为由I13、I14构成的第三个基本锁存器的直接复位（R）和直接置位信号（S），决定触发器的状态。其工作原理如下：（1）当CP0=0时，与非门I2和I3被封锁，其输出为1，使触发器的输出Q处于保持状态，同时与非门I2和I3的反馈信号分别将与非门I1和I4两个门打开，使与非门I1输出为，I4输出为D0。D0信号进入触发器，为触发器状态刷新做好准备。（2）当CP0由0变1后瞬间，与非门I3和I2打开，它们的输出状态由I1和I4的输出状态决定，二者永远是互补的，由基本RS锁存器的逻辑功能可知，这时，触发器按此前D0的逻辑值刷新。（3）在CP0=1期间，由与非门I3、I4和与非门I1、I2分别构成的两个基本锁存器可以保证与非门I2、I3的输出状态不变，使触发器状态不受输入信号D0变化的影响。在Q=1时，与非门I3输出状态为0，则将与非门I4和I2封锁。与非门I3至I4的反馈线使与非门I4输出为1，起维持与非门I3输出为0的作用，从而维持了触发器的1状态，称为置1维持线；与非门I3的输出至与非门I2的反馈线使与非门I2输出为1，虽然D0信号在此期间的变化可能使I1输出相应改变，但不会改变与非门I2的输出状态，从而阻塞了D0端输入的置0信号，称为置0阻塞线。在Q=0时，与非门I2输出为0，则将与非门I1封锁，使与非门I1输出为1，即阻塞了D0=1信号进入触发器的途径，与非门I1的输出又与CP0=1相与，与非门I3输出为1共同作用，将与非门I2输出维持为0，而将触发器维持在0状态，故将与非门I2输出至与非门I1的反馈线称为置1阻塞、置0维持线。本专利技术并不只局限于上述具体实施方式，本领域一般技术人员根据本专利技术公开的
技术实现思路
，可采用其他多种本文档来自技高网...

【技术保护点】
一种万能逻辑块输出逻辑宏单元电路，包括多输入?多时钟维持阻塞型D触发器和乘积共享阵列；所述多输入?多时钟维持阻塞型D触发器带有两个及以上时钟输入端和1个复位端，其中时钟输入端中有1个与外部时钟信号相连接，用于全局时钟，其余与所述乘积共享阵列相连接，用于局部时钟；乘积项共享阵列将20个乘积项通过一个可编程与/或/异或阵列，其输出通过编程来来控制所述多输入?多时钟维持阻塞型D触发器。

【技术特征摘要】
1.一种万能逻辑块输出逻辑宏单元电路，包括3输入-3时钟维持阻塞型D触发器和乘积共享阵列；所述3输入-3时钟维持阻塞型D触发器带有两个及以上时钟输入端和1个复位端，其中时钟输入端中有1个与外部时钟信号相连接，用于全局时钟，其余与所述乘积共享阵列相连接，用于局部时钟；乘积共享阵列将20个乘积项通过一个可编程与/或/异或阵列，其输出通过编程来控制所述3输入-3时钟维持阻塞型D触发器；乘积共享阵列跟输入端D0、D1、D2和时钟端CP1、CP2端口可编程连接，分别提供输入信号和触发时钟；输入端D0、D1、D2信号还...

【专利技术属性】
技术研发人员：赵不贿，徐雷钧，傅建，赵劼成，
申请(专利权)人：江苏大学，
类型：发明
国别省市：