用于高速接口的时钟校准的设备和方法技术

本发明专利技术涉及用于将由分别的第一和第二电路系统，例如在芯片系统上的系统中存储器控制器和DDR?PHY接口使用的至少两个时钟的相位校准的设备和方法。第一电路（208）采样由第一电路系统使用的第一时钟（CK1）的相位，并且延迟电路（228）接着选择性延迟由第二电路系统（214）使用的第二时钟（CK2）并设定第二时钟的延迟时序。为节省资源和减小芯片面积，逻辑电路（212）接收第一时钟（CK1）的采样相位，确定哪个延迟时序匹配采样相位的时序，并将延迟电路（228）设定到与匹配采样相位的延迟时序对应的固定延迟时序。因此，使用较少的资源实现两个时钟（CK1，CK2）的相位校准。

【技术实现步骤摘要】

在此描述的各种电路实施例通常涉及接口电路中使用的两个时钟之间的时钟校准，并更具体涉及用于高速接口的时钟校准的设备和方法。
技术介绍
用于将同步接合的两个电路的时钟校准和匹配是个重要问题。作为该问题的图解，图1示出源自可以在不同时间到达不同电路块104和106的时序电路102（例如锁相环（PLL））的时钟信号（CLK）。如果两个电路块104和106相互接合或通信，则由于不同路由路径延迟导致的时钟输入失配，从一个电路块（104）到另一电路块（106）的数据可以是异步的。当电路块在较低频率操作时，不同时钟信号的校准能够由适当的物理设计实现，例如通过设计去往电路的时钟信号的布置和路由使其具有粗略相等的传输时间，从而减轻到达该电路的时钟信号之间的信号延迟和失真。然而，在较高频率操作的电路，其中的失真相对于时钟周期较为显著，，故障会随着异类时钟信号发生。此外，在高速电路例如在吉赫（Ghz）频率上运行的片上系统封装（SOC）中的校准，引入由较高频率上的显著失真导致的不同挑战，该挑战不容易通过使用较真时钟信号的物理设计方法来克服。除物理设计之外，解决高速电路同步问题的另一途径是使用锁相环（PLL）以尝试纠偏时钟。然而，关于这样途径的问题是该解决方案需要更大尺寸或芯片面积并消耗更多功率，这是在SOC中的特别问题，并且需要芯片物理布局上的特殊需求。另外，PLL途径一般不提供访问其准确的功能模型或改变其功能模型的可用性。
技术实现思路
根据一个方面，公开了用于将由分别的电路系统使用的至少两个时钟相位校准的设备。该设备包括经配置采样由第一电路系统使用的第一时钟的至少一个相位的第一电路。该设备还包括延迟电路，该延迟电路经配置选择性延迟由第二电路系统使用的第二时钟，并且设定第二时钟的一个或更多延迟时序。此外，该设备包括逻辑电路，该逻辑电路经配置接收第一时钟的采样相位，并确定多个延迟时序中的哪个与采样相位的时序匹配，并且用逻辑电路将延迟电路设定到与匹配采样相位的多个延迟时序中的一个对应的固定延迟时序。根据本披露的另一方面，披露用于将由分别的电路系统使用的至少两个时钟相位校准的方法。该方法包括采样由第一电路系统使用的第一时钟的至少一个相位；选择性延迟由第二电路系统使用的第二时钟，并且设定第二时钟的一个或更多延迟时序。进一步地，该方法包括在逻辑电路中接收第一时钟的采样相位，并用逻辑电路确定多个延迟时序中的哪个与采样相位的时序匹配。另外，该方法包括用逻辑电路将延迟电路设定到与匹配采样相位的多个延迟时序中的一个对应的固定延迟时序。根据又一方面，披露用于校准第一和第二时钟的时钟校准器。该校准器包括经配置采样第一时钟的相位的相位检测器。状态机也被包括并经配置接收第一时钟的相位。延迟电路包括在校准器中并且经配置在状态机的控制下选择性增量延迟第二时钟并输出延迟的第二时钟。此外，相位检测器经配置在延迟的第二时钟的上升沿采样第一时钟，并且状态机经进一步配置将第一时钟的采样相位与延迟的第二时钟重复比较，从而确定延迟的第二时钟相位何时与第一时钟匹配的时序，并且基于匹配确定来设定延迟的第二时钟的最终时序。附图说明图1图解了由一个或更多时钟信号同步的系统中的通信电路块的例子。图2图解根据本公开的用于校准两个时钟信号的示例电路。图3图解在其中不使用分频时钟的情况中，由所公开的时钟校准电路使用并在所公开的时钟校准电路内的各种信号的时序。图4图解在其中使用分频时钟的情况中，由所公开的时钟校准电路使用并在所公开的时钟校准电路内的各种信号的时序。图5图解根据本公开的在CK1、CK2与采样时钟脉冲的进展之间的时序关系的例子。图6图解时序图，该时序图图解了图3的例子中用于第二电路块的所有时钟与第一电路块的时钟的最终校准。图7图解时序图，该时序图图解了图4的例子中用于第二电路块的所有时钟与第一电路块的时钟的最终校准。图8图解用于当两个电路块相互通信时操作所公开的时钟校准器的示例方法。图9图解时序图，该时序图图解根据图8的方法标记建立和保持窗口的代码的设定。图10图解用于根据图8的方法可选设定延迟的CK2信号的时序图。在附图的各种图中，类似参考号用来表示类似或相似部分。具体实施方式目前公开的设备和方法提供了接合的高速电路的时钟校准，其不需要PLL，以及降低了对芯片或SOC中的功耗和空间的需求。特别地，减小的功耗和空间需求通过使用逻辑电路（或等效物）采样第一时钟，并用延迟电路延迟另一第二时钟从而将两个时钟的相位或周期匹配来实现。在一个具体的方面，所公开的时钟校准对于高速SOC中的高速双数据速率（DDR）存储器接口的时钟的相位校准是有用的。图2图解包括用于校准由第一电路块202使用的第一时钟（CK1）与由第二电路块204使用的另一时钟（CK2）的时钟校准设备的架构200。在DDR存储器接口的具体例子中，第一电路块202可以是存储器控制器并且第二电路块204可以是DDR-PHY。在该架构中，假设由于不同路由长度时钟信号在不同时间到达DDR-PHY和存储器控制器，例如因此引起将两个时钟信号同步的需要。因此，所公开的时钟校准设备206经配置将第二时钟CK2校准到可以是存储器控制器（MC）时钟的第一时钟CK1，并且进一步确保，如果在第二电路块204内使用分频的时钟，则分频的时钟同样与第一时钟CK1相位校准。时钟校准设备206包括经配置采样第一时钟CK1以便确定CK1的时钟周期的相位时序的相位检测器208。检测器208可以用触发器（例如延迟的触发器）来实施，该触发器在基于以第二时钟信号CK2为基础的可变延迟信号的变化的输入信号（在此表示为“samplingClock”信号210）的上升沿被，这在后面更完整讨论。第一时钟CK1的采样输入到有限状态机（FSM）212（或等效逻辑或处理器），其部分用来控制将第二时钟CK2的时序或相位可变延迟的延迟电路214。FSM212接收表示为“fsmClk”的第二时钟CK2的输入216（或如果分频的时钟用在第一电路块202，则是由可选分频器影响的一些因数“n”的其分频），其与采样的第一时钟CK1比较。FSM212输出若干控制信号（将在后面讨论）到延迟电路214，该若干控制信号具体用来基于采样的CK1控制时钟CK2的延迟，以便匹配或校准CK2输出选通延迟时钟220的相位，本文档来自技高网...

【技术保护点】

【技术特征摘要】
2012.11.12 US 13/674,1541.一种用于将由分别的电路系统使用的至少两个时钟的相位校准
的设备，所述设备包括：
第一电路，其经配置采样由第一电路系统使用的第一时钟的至少一
个相位；
延迟电路，其经配置选择性延迟由第二电路系统使用的第二时钟，
并且设定所述第二时钟的多个延迟时序中的一个或更多；和
逻辑电路，其经配置接收所述第一时钟的所述采样相位，并确定所
述多个延迟时序中的哪个与所述采样相位的时序匹配，并且用所述逻辑
电路将所述延迟电路设定到与匹配所述采样相位的所述多个延迟时序中
的一个对应的固定延迟时序。
2.根据权利要求1所述的设备，其中所述第一电路基于所述第二时
钟的延迟时序采样所述第一时钟。
3.根据权利要求1所述的设备，其中所述延迟电路包括至少多个延
迟电路，所述至少多个延迟电路经配置根据至少两个或更多步进接收所
述第二时钟并且选择性影响所述第二时钟的延迟时序。
4.根据权利要求1所述的设备，其中所述延迟电路包括抽头延迟
线，其可经配置基于源自所述逻辑电路的代码输入而增量延迟所述第二
时钟。
5.根据权利要求4所述的设备，其中所述代码输入由所述逻辑电路
基于所述采样的第一时钟的相位与从所述抽头延迟线输出的所述延迟的
第二时钟的相位的比较确定。
6.根据权利要求4所述的设备，其中所述第一电路系统包括存储器
控制器，并且所述第二电路系统包括存储器物理接口。
7.根据权利要求6所述的设备，进一步包括：
确定与相位检测器建立窗口的开始对应的所述代码输入的第一延迟
线值，与保持窗口的结束对应的所述代码输入的第二延迟线值和与所述
第一和第二延迟线值之间的差对应的所述代码输入的第三延迟线值中的
至少一个。
8.根据权利要求1所述的设备，进一步包括：
时钟分频电路，其经配置以预定值将所述第二时钟分频从而产生分
频的第二时钟；以及
基于所述分频的第二时钟的时序，为到达所述延迟电路的所述第二
时钟的选通输入选择周期。
9.一种用于将由分别的电路系统使用的至少两个时钟的相位校准
的方法，所述方法包括：
采样由第一电路系统使用的第一时钟的至少一个相位；
选择性延迟由第二电路系统使用的第二时钟，并且设定所述第二时
钟的一个或更多延迟时序；
在逻辑电路中接收所述第一时钟的所述采样相位，并用所述逻辑电
路确定所述多个延迟时序中的哪个与所述采样相位的时序匹配；以及
用所述逻辑电路将所述延迟电路设定到与匹配所述采样相位的所述
多个延迟时序中的一个对应的固定延迟时序。
10.根据权利要求9所述的方法，其中所述第一时钟的采样基于所述
第二时钟的延迟时序。
11.根据权利要求9所述的方法，其中延...

【专利技术属性】
技术研发人员：A·库马尔，S·辛格哈尔，V·拉坎帕尔，K·阿姆卢特拉尔，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：