一种驱动器架构，包括串接的多个驱动器。一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号(DIO)产生电路。读取电路依据多个读取脉冲读取一第(i-1)个驱动器输出的第(i)数据起始信号(DIO[i])，第(i)数据起始信号(DIO[i])包括一第(i-1)个驱动器的第(i-1)设定与一第i触发脉冲，第i触发脉冲启动第i个驱动器。设定电路设定第i个驱动器的第i设定。时钟产生器产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲。数据输入/输出起始信号产生电路输出一第(i+1)数据输入/输出起始信号至第(i+1)个驱动器，第(i+1)数据输入/输出起始信号(DIO[i+1])包括第i设定与第(i+1)触发脉冲。
【技术实现步骤摘要】
本专利技术是有关于一种。
技术介绍
在传统液晶显示器模块的架构中，各个源极驱动器之间或各个栅极驱动器之间仅利用数据输入/输出起始信号(DIO)信号相串接。每一个驱动器接收上一级驱动器传送来的数据输入/输出起始信号(DIO)以被启动，并在工作结束时传送自身产生的数据输入/输出起始信号(DIO)至下一级驱动器。在这样的架构中，各个驱动器之间如果要进行信息传送或是设定则必须利用额外的驱动器脚位来完成，导致成本提高。
技术实现思路
本专利技术是有关于一种，通过在驱动器内置读取电路与数据输入/输出起始信号(DIO)产生电路，故可不改变现有架构而提升驱动器的功能。根据本专利技术的第一方面，提出一种驱动器架构，包括串接的多个驱动器，其中一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号(DIO)产生电路，i为大于I的正整数。读取电路用以依据多个读取脉冲读取一第(1-Ι)个驱动器所输出的一第(i)数据输入/输出起始信号，第(i)数据输入/输出起始信号包括(1-Ι)个驱动器的第(1-Ι)设定与一第i触发脉冲，第i触发脉冲用以启动第i个驱动器。设定电路用以设定第i个驱动器的第i设定。时钟产生器用以产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲。数据输入/输出起始信号产生电路用以输出一第(i+1)数据输入/输出起始信号至第(i+1)个驱动器，第i数据输入/输出起始信号包括第i设定与第(i+1)触发脉冲。根据本专利技术的第二方面，提出一种驱动器架构的驱动方法，驱动器架构包括串接的多个驱动器，其中一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号(DIO)产生电路，i为大于I的正整数。驱动器架构的驱动方法包括下列步骤。利用读取电路以依据多个读取脉冲读取一第(1-1)个驱动器所输出的一第(i)数据输入/输出起始信号，第(i)数据输入/输出起始信号(DIO)包括(1-Ι)个驱动器的第(1-Ι)设定与一第i触发脉冲，第i触发脉冲用以启动第i个驱动器。利用设定电路以设定第i个驱动器的第i设定。利用时钟产生器以产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲。利用数据输入/输出起始信号产生电路以输出一第(i+1)数据输入/输出起始信号(DIO)至第(i+1)个驱动器，第(i+1)数据输入/输出起始信号(DIO)包括第i设定与第(i+Ι)触发脉冲。为了对本专利技术的上述及其它方面有更佳的了解，下文特举一实施例，并配合所附图式，作详细说明如下。【附图说明】图1绘示依照一实施例的时钟控制器及驱动器架构的示意图。图2绘示依照一实施例的驱动器的功能方块图。图3绘示依照一实施例的驱动器的波形图。图4绘示依照一第一实施例的驱动器的波形图。图5绘示依照一第二实施例的驱动器的波形图。图6绘示依照一第三实施例的驱动器的波形图。图7其绘示依照一传统的源极驱动器的示意图。图8绘示依照一第四实施例的驱动器的波形图。[主要元件标号说明]10:时钟控制器102~108:驱动器IOX:驱动器210:读取电路220:设定电路230:时钟产生器240:数据输入/输出起始信号产生电路【具体实施方式】本专利技术所提出的驱动·器架构及其驱动方法，通过在驱动器内置读取电路与数据输入/输出起始信号(DIO)产生电路，故可利用各个驱动器间的数据输入/输出起始信号线进行额外的信息传递或设定，不需改变现有架构并能提升驱动器的功能。本专利技术提出一种驱动器架构，包括串接的多个驱动器，其中一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号(DIO)产生电路，i为大于I的正整数。读取电路依据多个读取脉冲读取一第(1-Ι)个驱动器所输出的一第(i)数据输入/输出起始信号(DIO)，第(i)数据输入/输出起始信号(DIO)包括(1-Ι)个驱动器的第(1-1)设定与一第i触发脉冲，第i触发脉冲启动第i个驱动器。设定电路设定第i个驱动器的第i设定。时钟产生器产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲。数据输入/输出起始信号(DIO)产生电路输出一第(i+1)数据输入/输出起始信号(DIO)至第(i+1)个驱动器，第(i+1)数据输入/输出起始信号(DIO)包括第i设定与第(i+Ι)触发脉冲。其中，此些第i设定位于一设定周期(configurationperiod),此些第(i+1)触发脉冲位于一正常操作周期(normal operation period)。请参照图1，其绘不依照 Mlvds (mult1-point Low-voltage differentialsignaling，多点低压差分信号)界面为实施例的时钟控制器及驱动器架构的示意图。于图1中，兹举驱动器架构包括串接的4个驱动器102~108为例以简化说明，然并不限于此。驱动器102~108例如为源极驱动器或门极驱动器。时钟控制器10可视用途以输出一时钟信号CLK和一组数据信号Data至4个驱动器102~108，并输出其它控制信号(ControlSignal)至4个驱动器102~108，本图所示的Y_D101为数据输入起始信号，Y_D102为数据输出起始信号，Y为1、2、3或4。请参照图2，其绘示依照一实施例的驱动器的功能方块图。驱动器10X包括一读取电路210、一设定电路220、一时钟产生器230以及一数据输入/输出起始信号(DIO)产生电路240，X为2、4、6或8。第I个驱动器102的读取电路210接收一工作电压VCC以启动第I个驱动器102 ;第I个驱动器102的设定电路220设定第I个驱动器102的第I设定；第I个驱动器102的时钟产生器230产生启动第2个驱动器104的第2触发脉冲；第I个驱动器102的数据输入/输出起始信号(DIO)产生电路240输出第2数据输入/输出起始信号(1_D102)至第2个驱动器104的2_D101输入端，第2数据输入/输出起始信号包括第I设定与第2触发脉冲。第2个驱动器104的读取电路210依据多个读取脉冲读取第I个驱动器102所输出的第2数据输入/输出起始信号(1_D102);第2个驱动器104的设定电路220设定第2个驱动器104的第2设定。第2个驱动器104的时钟产生器230产生启动第3个驱动器106的一第3触发脉冲。第2个驱动器104的数据输入/输出起始信号(DIO)产生电路240输出一第3数据输入/输出起始信号(2_D102)至第3个驱动器106的3_D101输入端，第3数据输入/输出起始信号(2_D102)包括第2设定与第3触发脉冲。第3个驱动器106与第4个驱动器108的原理同第2个驱动器104，故不再重述。其中，第I设定?第4设定位于一设定周期，第2触发脉冲?第4触发脉冲则位于一正常操作周期。请配合参照图3，其绘示依照一实施例的驱动器的波形图。第I个驱动器102的读取电路210经由一 DIO输入脚位1_D101接收到工作电压VCC，故其判断自身为第I个驱动器并启动；其它颗驱动器104?106可由自身的DIO输入脚位2_D101?4_D101未接收到工作电压VCC而判断自身非为第I个驱动器。在图3中，设定周期是定义为在重置信号DOP的重置脉冲之后至第M个时钟为止。在设本文档来自技高网...
【技术保护点】
一种驱动器架构，包括：串接的多个驱动器，其中一第i个驱动器包括：一读取电路，用以依据多个读取脉冲读取一第(i?1)个驱动器所输出的一第(i)数据输入/输出起始信号，该第(i)数据输入/输出起始信号包括该(i?1)个驱动器传递的设定数据与一第i触发脉冲，该第i触发脉冲用以启动该第i个驱动器；一设定电路，用以设定该第i个驱动器的设定；一时钟产生器，用以产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲；以及一数据输入/输出起始信号产生电路，用以输出一第(i+1)数据输入/输出起始信号至该第(i+1)个驱动器，该第(i+1)数据输入/输出起始信号包括该设定数据与该第(i+1)触发脉冲；其中，i为大于1的正整数。
【技术特征摘要】
1.一种驱动器架构，包括: 串接的多个驱动器，其中一第i个驱动器包括: 一读取电路，用以依据多个读取脉冲读取一第(1-Ι)个驱动器所输出的一第(i)数据输入/输出起始信号，该第(i)数据输入/输出起始信号包括该(1-1)个驱动器传递的设定数据与一第i触发脉冲，该第i触发脉冲用以启动该第i个驱动器； 一设定电路，用以设定该第i个驱动器的设定； 一时钟产生器，用以产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲；以及 一数据输入/输出起始信号产生电路，用以输出一第(i+1)数据输入/输出起始信号至该第(i+1)个驱动器，该第(i+1)数据输入/输出起始信号包括该设定数据与该第(i+1)触发脉冲； 其中，i为大于I的正整数。2.根据权利要求1所述的驱动器架构，其中该些设定信号位于一设定周期，该些第(i+1)触发脉冲位于一正常操作周期。3.根据权利要求1所述的驱动器架构，其中该第I设定的一起始位为I。4.根据权利要求1所述的驱动器架构，其中每一个该设定信号的时间长度相等。5.根据权利要求1所述的驱动器架构，其中每一个该设定信号包括i个序数脉冲，以使得该第(i+1)个驱动器判断自身为该第(i+1)个驱动器。6.一种驱动器架构的驱动方法，该驱动器架构包括串接的多个驱动器，其中一第i个驱动器包括...
【专利技术属性】
技术研发人员：洪敬和，蔡岳勋，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：
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