本发明专利技术公开了一种用于GPS信号捕获算法的分段相关累加方法，其特征在于设定匹配滤波块的长度作为I路、Q路寄存器块和本地C/A码寄存器块的长度，同时利用一系列除法判别的结果将得到的分段相关数据进行储存，最后输出至后级的FFT处理模块。本技术方案使整个相关累加过程的寄存器资源占有量得到优化，一方面节省了寄存器使用量，利于设计。
【技术实现步骤摘要】
本专利技术涉及GPS信号捕获技术中使用的方法，具体是一种属于部分匹配滤波并行频率捕获算法中的分段相关累加方法。
技术介绍
GPS卫星导航接收机基带数字信号处理主要用到捕获和跟踪两模块。捕获模块主要实现对卫星信号载波频率和伪码码相位的估算，为跟踪模块的载波环和码环提供频率和码相位的初始值，使跟踪模块精密而脆弱的载波环和码环能够正常工作并锁定卫星信号。在捕获模块运用的技术中，基于部分匹配滤波的并行频率捕获算法一直是重要的捕获算法之一。该算法通过对I路和Q路的零中频数字信号分别进行分段相关累加，不仅获得了扩频增益，而且也降低了数据速率，从而减少了后续快速傅里叶变换(FFT)模块的点数，降低了实现难度。虽然该算法不需要很复杂的傅里叶变换模块，但分段相关累加模块如果不进行优化设计，其实现往往需要耗费巨大的寄存器资源，极大的增加捕获模块的功耗。 基于此，对分段相关累加方法进行合理的设计，使其具有节省资源的特点，就成为该类捕获模块设计时的必然需求。
技术实现思路
基于以上捕获模块设计时的必然需求，本专利技术提出一种用于GPS信号捕获算法的分段相关累加方法，其技术方案如下一种用于GPS信号捕获算法的分段相关累加方法，它包括以下步骤步骤一初始化，包括同步顺序接收来自数字下变频的I、Q路零中频数字信号； 设定C/A码Ims内的周期采样点数H，半码片的采样点数A，以及一匹配滤波块的长度B以及所述匹配滤波块的个数C ；令D = B/A, D为整数；另设初始值为0的一变量k ；步骤二 除法判别，完成上述步骤一后，以k为被除数、D为除数，令其商为Y，余数为X，构造一二维向量4)若X = Y = 0，则按信号的序列顺序，分别读取一次B长度的I路、Q路的零中频数字信号和同序的B长度本地C/A码，各自存放于B长度的I路寄存器块、Q路寄存器块和C/A寄存器块中；然后k递增1 ；5)若Y > 0且X = 0，则继续读取A长度的I路、Q路的零中频数字信号，并各自存入所述I路寄存器块和Q路寄存器块；同时继续读取B长度的本地C/A码而存入所述C/ A码寄存器块；然后k递增1;6)若X > 0且Y > 0，则继续读取A长度的I路、Q路的零中频数字信号，并各自存入所述I路寄存器块和Q路寄存器块，然后k递增1 ；步骤三相关累加；在进行步骤二之后，将所述I路寄存器块、Q路寄存器块和C/A 寄存器块中的当前数据共同标记记为当前X、Y值对应的所述二维向量；再将此刻的所述I路寄存器块和Q路寄存器块中的数据分别与C/A码寄存器块中的数据作相关累加运算，每一个得到的运算结果仍对应所述二维向量，并各自保存；步骤四复位以k = D*C成立判据，若是，则将所述I路寄存器块、Q路寄存器块和C/A码寄存器块清空、k置零、所有所述I路、Q路零中频数字信号起始读取以及本地C/ A码的序列起始读取点按各序列的原始顺序重置，所述二维向量中X = Y = O ；若否，则仍回到步骤二判断k值的其他情况；步骤五读出将上一步骤得到的所述运算结果，按X的排序每一次将等X值标记的所有者读出，逐次全部进行FFT处理。作为本技术方案的优选者，在以上技术方案的基础之上，可以有如下的改进一较佳实施例中，所述I路寄存器块前级还设置一 I路输入缓冲区，所述Q路寄存器块前级还设置一 Q路输入缓冲区；该I路输入缓冲区和Q路输入缓冲区受时序电路的控制将对应的I路零中频数字信号和Q路零中频数字信号按其序列顺序分别传输至所述I路寄存器块和Q路寄存器块。一较佳实施例中，所述C/A码寄存器块前级具有一按序列顺序循环输出C/A码的存储器。一较佳实施例中，设置一行数为D，列数为C的存储矩阵，每一所述运算结果按所述二维向量存入该存储矩阵的第X行第Y列对应的单元；所述步骤五中将所述存储矩阵按行整行读出。在设有I路、Q路输入缓冲区的方案基础之上，一较佳实施例中，所述步骤四中所述I路输入缓冲区、Q路输入缓冲区在已有状态上分别读出(G*H-B*c)长度的数据，同时所述本地C/A码的读取指针恢复初始值，以重置各对应序列的起始读取点。作为以上技术方案所对应的装置，可以是如下的方案一种GPS信号捕获算法的分段相关累加装置，它包括一 I路输入缓冲器，其输入端连接来自数字下变频输出的I路零中频数字信号，其输出端连接一I路寄存器块；一 Q路输入缓冲器，其输入端连接来自数字下变频输出的Q路零中频数字信号，其输出端连接一Q路寄存器块；一 C/A码序列存储单元，其输出端连接一 C/A码寄存器块；在所述I路寄存器块与C/A码寄存器块之间具有I路相关累加器；所述Q路寄存器块与C/A码寄存器块之间具有Q路相关累加器；该I路相关累加器与Q路相关累加器输出端均连接至一第一缓冲寄存器；所述第一缓冲寄存器输出端连接一 RAM矩阵，该RAM矩阵通过一第二缓冲寄存器连接FFT处理模块；其中，所述I路寄存器块、Q路寄存器块和C/A码寄存器块的存储长度均为设定的匹配滤波块长度B ；所述RAM矩阵的行数为匹配滤波块长度除半码片采样点之商D ；所述 RAM矩阵的列数为匹配滤波块个数C ；另有一时序控制器同时连接所述I路输入缓冲器、Q 路输入缓冲器、C/A码序列存储单元和所述RAM矩阵。本专利技术带来的有益效果是1.将匹配滤波块长度作为I路、Q路和本地C/A码寄存器长度，使整个相关累加过程的寄存器资源占有量得到优化，节省了寄存器使用量.2.采用D长度行数、C长度为列数的存储矩阵，优化路存储资源，也利于相加模块与后级FFT模块的衔接和读取。3.整个处理装置结构简洁，处理效率高。以下结合附图实施例对本专利技术作进一步说明附图说明图1是本专利技术有关分段累加方法的实施例流程图；图2是图1所示实施例对应的分段累加装置框图。具体实施例方式如图1，本专利技术有关分段累加方法的实施例流程图；图2是图1所示实施例对应的分段累加装置框图。结合此二图予以说明从流程开始，初始化步骤10包括了设定C/A码Ims内的周期采样点数H = 16367667，半码片的采样点数A = 8，匹配滤波块的长度B = 664，以及所述匹配滤波块的个数C = 49，所以D = B/A = 83。特别的是，匹配滤波块的长度B设定为664是仿真后的一优化值，此长度664也是图2中I路寄存器块112、Q路寄存器块122以及C/A码寄存器块 102的长度。I路寄存器块112的输入端之前级具有I路输入缓冲器111，对应地，Q路寄存器块 122的输入端值前级具有Q路输入缓冲器121 ；I路、Q路输入缓冲器各自具有一个输入端 Iport和Qport，分别连接来自数字下变频后的I路和Q路正交信号；C/A寄存器块102的输入端前级是一个ROM形式的C/A码序列存储单元101，在时序控制器170的控制下，I路输入缓冲器111、Q路输入缓冲器121同步向其后级分别输出两路正交信号，同时C/A码序列存储单元也同步输出Ims周期循环的C/A码；此时I路寄存器块112、Q路寄存器块122 和C/A码寄存器块102开始受控各自接收序列并处理，进入除法判别步骤20。在除法判别步骤20中，以k (初始值0)为被除数、D为除数，令其商为Y，余数为X， 构造一二维向量，按照以下条件判别后分别处理1)步骤21中判断，若k = 0，即X = Y = 0本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：林世俊，石江宏，陈辉煌，
申请(专利权)人：厦门大学，
类型：发明
国别省市：
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