一种互补数字信号生成器电路和方法接收周期数字信号作为输入，在输出上生成数字信号的互补形式。由反相器和内插器处理所述数字信号。将反相和第一延迟形式的原始数字信号提供给第一内插器的两个输入，从而在内插器的输出上生成延迟第一延迟和通过内插器引入的延迟的数字信号的互补信号。反相该反相和第一延迟数字信号，通过第二匹配反相器第二次延迟，并作为输入提供给第二内插器。第二内插器的第二输入是原始数字信号。第二内插器的输出是延迟第一延迟和通过第二内插器引入的延迟的相应组合的数字信号。当匹配第一和第二内插器时，以第一和第二反相器的方式，两个内插器输出提供基本上无偏斜且匹配延迟增量的数字信号及其互补信号。
【技术实现步骤摘要】
本专利技术一般涉及数字电路，更具体地，涉及互补状态(complementary state)的同步数字信号的生成。
技术介绍
在计算机和通信系统内数字系统的普及需要质量数字信号同步，无论它在集成电路处理器内，在个人计算机或服务器的总线系统上，或者在无线设备的发送或接收器系统内。随着数字信号的频率已经增加到GHz范围，同步的重要性也显著地增加。这种同步的一个重要方面在于，不仅在分配处理中而且在信号的电路实现中在诸如系统时钟信号等信号内对偏斜(skew)的管理。当必需数字信号的互补形式时，出现偏斜问题的具体例子，即信号及其互补之间具有最小相对偏斜。已经通过现有技术中的不同技术解决了根据单个相位输入信号生成在相位上间隔180度的两个互补信号。一种公知的技术使用驱动匹配电容器的多个反相器串，这需要使用具有晶体管场的精确门电平匹配和电容设备的匹配的设计，从而最小化信号互补形式之间的信号偏斜。这种技术对通常与集成电路设备的制造相关的制造工艺变化非常敏感，这些变化将随着设备型号的缩小而增加。另一种公知技术使用XOR门，但是同样需要不同集成电路设备的门电平匹配，并且对相对于电源电压和接地输入的不对称性以及上述制造工艺变化敏感。在US专利6466074中描述了另一种技术，其中通过不同集成电路设备的尺寸调整和放置来小心地管理回转控制。在美国专利4456837、4987324和5568081中描述潜在可应用于倾斜管理和互补信号生成的回转控制的其它实施方式。在美国专利6384658中描述了用于生成互补信号的另一种技术，其中同样是进行设备和布局匹配，划分时钟信号，以寻求生成反相时钟信号。在美国专利5047659中描述了使用逻辑门来生成数字输入的互补输出信号，但是使用门延迟的实际情况必需匹配不同的设备，因而变得对制造工艺变化敏感。对于现在经常遇到的GHz频率上的信号，在数字电路中使用信号和它们的互补的盛行(通常是定时信号)需要简单构造的电路配置，它采用数字输入信号，并生成具有最小偏斜的信号互补对，它由有源集成电路设备组成，所述有源集成电路设备可以使用具有可调整能力的相对匹配特性来制造(如果应用环境需要)。
技术实现思路
通过本专利技术的设备和方法，使用反相器和源于反相器的内插器，实现偏斜最小且对制造工艺变化敏感性最小的互补数字信号的生成。在一种形式中，通过一种方法实现本专利技术，其中通过延迟的第一增量反相(invert)和延迟数字输入信号，并同等地提供给内插器的两个输入以在内插器的输出上生成数字输入信号的互补形式。根据该方法，通过使用反相器生成另一个互补输出信号以处理反相和延迟的数字信号，并引入第二相应增量延迟和作为一个输入将这个结果提供给另一个内插器，同时使数字输入信号自身用作这个第二内插器的第二输入。第一内插器生成具有所定义的多增量延迟的数字输入信号的反相信号，第二内插器重新生成具有相应多增量延迟的原始数字信号。在本专利技术的设备形式中，将数字输入信号提供给反相器，其输出是通过增量延迟并连接到第一内插器的两个输入的数字输入信号。第一内插器的输出是通过与内插器延迟组合的反相器的增量延迟而延迟的数字信号的互补信号。将第一反相器的输出，即通过一个增量反相和延迟的数字输入信号，提供给第二匹配反相器，以在第二反相器的输出上生成延迟两个增量的数字输入信号。第二内插器作为一个输入接收第二反相器的输出，并作为其第二输入接收原始数字信号。第二内插器的输出是延迟内插器产生的增量和由第二反相器生成的延迟的一半的输入数字信号的非互补形式。结果是匹配增量延迟。根据下文对如附图所示的本专利技术实施例的更详细的描述，本专利技术的上述和其它目的、特征和优点将变得显而易见。附图说明图1是数字系统的示意方框图，该数字系统常规地使用相互之间具有最小偏斜的信号及其互补以实现数据处理和无线通信。图2是用于实现数字信号的互补生成的电路的示意图。图3是图示内插器功能的示意图。图4是内插器反相器单元的各种形式的示意图。图5是内插器中的固定型号反相器的示意图。图6是图示使用可变电阻功能调整内插器操作的示意图。图7是图示使用电压偏置以调整内插器操作的示意图。具体实施例方式在下文的描述中，阐述多个细节，例如具体的电路单元和门等以提供对本专利技术的完整理解。然而，对于本领域的技术人员来说，在没有这些具体细节，而使用用于实现相同功能的硬件或软件的情况下，显然也可以实现本专利技术。已经省略了一些细节，因为这些细节不是获得对本专利技术的完整理解所必需的，并在本领域普通技术人员的能力范围之内。现在参考附图，其中所图示的单元没有必要按比例图示，其中在各幅图中可以用相同的参考数字描述相同或类似的单元。图1图示在其中可以实现本专利技术的环境的系统级图，具体而言，处理数字格式信号的典型功能单元。如图1所示，系统1图示具有通过超高速缓存器4耦合到系统总线6的一对数字处理器2和3的个人计算机或服务器，该系统总线6还耦合到非易失性主存储器7。将系统总线6图示为通过桥8连接到I/O总线9，它通常具有与之连接的各种I/O设备11和外部通信接口12。如图所示，外部通信接口12通过公知的射频技术将无线通信直接或间接地提供给个人数字助理13和电话机14。在整个系统内和在图1所示的每个功能单元内生成、处理和分配周期数字信号，不管它们以数据、地址、控制或时钟同步信号的形式。尽管目前这些系统和功能设备通用GHz频率，但是这种数字信号的存在通常还是需要生成具有最小失真和偏斜的这种信号的互补对。根据本专利技术的方法和设备，可以通过功能上如图2所示的电路的实施来生成数字信号的互补和同步形式。如图所示，互补信号生成器21在节点22上以数字格式时间可变信号X(t)的形式接收输入，并在节点23和24上提供互补输出，该输出具有在时间上通过匹配3Δ的增量延迟一个时间的最小相对偏斜。如图2中所实施的，该电路包括反相器26，它在其输入上接收信号X(t)，并在其输出上生成延迟时间增量Δ的信号的互补信号。随后，通过反相器27反相反相器26的输出以提供延迟2Δ的输出X(t)。A时间增量表示因为匹配反相器26和27导致的信号反相时间延迟。将反相器26的输出即延迟Δ的X(t)的互补信号从公共节点28提供给内插器29的两个输入。设计和制造成匹配内插器29的内插器25作为它的两个输入接收原始数字信号X(t)和以延迟2Δ的X(t)的形式的反相器27的输出。内插器29的输出是延迟3Δ的X(t)的互补，而内插器25的输出是同样延迟3Δ的数字信号X(t)。如所实施的，内插器25和29在功能上引入了2Δ的匹配延迟，由于它们的实施涉及匹配反相器26和27的并行连接和级联级的反相器。内插器25和29可被设计成引入其它量值的延迟，因此将数字信号延迟除了3Δ之外的量值，同时将本专利技术的实施允许到匹配内插器25和29的这种贡献的程度。注意到在节点23和24上的电路21的输出是两个同步但是180度反相的信号。图3图示如图2中第一个所示的一个内插器25A配置的输入和输出信号波形操作。注意到数字输入信号A和B表示数字信号A和同一数字信号的时间延迟形式B。在内插器25A OUT上的输出是数字信号，它在本实施例中在A信号的上升和B信号的下降之间的时间中点上从低电平变换成高电平。将时间延迟划分成两个相等部分，如参本文档来自技高网...
【技术保护点】
一种互补数字信号生成器，包括：数字信号源；用于生成延迟第一增量的数字信号的反相信号的装置，耦合到数字信号源；用于生成延迟第二增量的数字信号的装置，该第二增量标称上是第一增量的两倍，耦合到用于生成延迟第一增量的数字信号 的反相信号的装置；将延迟第一增量的数字信号的反相信号耦合到第一内插器的第一和第二输入，以生成延迟第三增量的数字信号的反相信号；和将延迟第二增量的数字信号和该数字信号耦合到第二内插器的相应第一和第二输入，以生成延迟第三增量的数 字信号。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：尤安安东尼奥卡巴罗，法第西克马特格巴拉，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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