本发明专利技术公开一种时钟倍频电路，尤其是及电路设计和可编程逻辑器件设计中的时钟倍频电路。该时钟倍频电路包括倍频电路基础模块和延时触发部分，倍频电路基础模块是倍频电路的第一级，延时触发部分与倍频电路基础模块顺次相连，由一个延时触发模块构成或者由多个延时触发模块串联构成，倍频电路基础模块提供倍频信号的输入、输出以及和后级延时触发模块的接口，延时触发模块使倍频后时钟的下降沿位置后移，达到同步及加宽时钟宽度的效果。本发明专利技术可以在低成本、高兼容性的条件下，获得稳定、相位恒定的倍频时钟，克服了现有技术无法同时兼顾这几个条件的缺点。
【技术实现步骤摘要】
本专利技术涉及一种时钟倍频电路，尤其是及电路设计和可编程逻辑器件设计中的时钟倍频电路。
技术介绍
时钟倍频电路是一种在电路设计和可编程逻辑器件设计中的常用电路。在现有的电路设计和可编程逻辑器件设计中，时钟倍频电路的实现方法有以下几种1.用另外一个高速时钟对需要倍频的时钟采样计数，输出倍频后的时钟。这种方法的缺点在于，由于高速时钟和输入时钟是不同步的，使倍频后输出的时钟和输入时钟相位关系不确定。这种倍频方法在很多场合下不能使用。同时由于需要另一个高速时钟，增加了电路板的布线复杂度。2.用单D触发器和单异或门实现简单倍频。这种方法的缺点在于，倍频后输出的时钟宽度非常窄，无法加宽。如果在电路设计中采用外部简单逻辑器件用这种方法倍频，输出的时钟宽度和信号上产生的毛刺类似，经过电路板走线后，时钟质量会很差，无法使用。如果在可编程逻辑器件设计中用这种方法倍频，由于逻辑器件内部速度快，其内部产生的倍频时钟宽度更窄，如果输出到器件外部，会被外围器件的输入电容吸收掉，或者在外部器件的输入上只看到一个小毛刺，无法使用。这种倍频方法在很多场合下也不能使用。3.使用由数字逻辑器件和阻容、晶体管等模拟器件构成的模数混合电路实现倍频。这种方法的缺点在于，模拟器件组成的电路对带宽有限制，只能用于某段特定的频率，如10MHz-30MHz；同时由于存在模拟器件，设计无法在可编程逻辑器件中实现，增加了系统复杂度。4.用锁相环技术实现倍频，包括模拟锁相环和数字延时锁相环。这种方法可以输出稳定、输入输出相位关系恒定的倍频时钟，但这种方法的缺点在于，锁相环有一定的带宽，对输入时钟的频率范围有要求，一个器件无法兼容相差较大的频率，使设计修改受到限制；特别是对带锁相环的可编程逻辑器件，无法同时对高低相差较大的两种频率进行倍频(如同时对10MHz以下和30MHz以上的两种频率倍频)；而且使用锁相环技术，电路资源占用大，设计成本高。
技术实现思路
本专利技术解决的技术问题是克服现有技术中时钟倍频设计中各自的缺点，解决现有技术中存在的时钟倍频无法同时适应稳定、相位恒定、高兼容性、低成本的问题。为了达到以上目的，本专利技术采用如下技术方案本专利技术的时钟倍频电路，包括倍频电路基础模块和延时触发部分，倍频电路基础模块是倍频电路的第一级，延时触发部分包括延时触发模块，与倍频电路基础模块顺次相连，倍频电路基础模块提供倍频信号的输入、输出以及和后级延时触发模块的接口，延时触发模块使倍频后时钟的下降沿位置后移，实现同步及加宽时钟宽度。延时触发部分由一个延时触发模块构成或者由多个延时触发模块串联构成。其中所述的倍频电路基础模块内部包含主倍频电路，由第一异或门和第一T触发器构成主倍频电路，第一异或门的输出端连接到第一T触发器的时钟输入端，其信号流向分为两路第一路待倍频时钟通过第一异或门输出后，再通过第一T触发器，输出倍频后初始下降沿，待下一级延迟触发模块处理，第二路待倍频时钟和延迟触发模块返回的后移下降沿经第一异或门混合后，不经过第一T触发器，直接输出倍频展宽后的时钟。所述的延时触发模块内部包含延时电路，由第二异或门、第二T触发器和第三T触发器构成延时电路，第二异或门的输出端连接到第二和第三T触发器的时钟输入端，同时第二T触发器的T输出端连接到异或门的一个输入端，其信号流向为倍频电路基础模块输出的初始下降沿通过整个延时电路后，输出后移下降沿的时钟信号。本专利技术采用全数字电路实现，不需要外部的高速时钟，简化了电路板布线要求；不使用锁相环技术，占用资源少，实现成本低；可以用独立的逻辑器件实现，更适合于用Verilog、VHDL等硬件描述语言在可编程逻辑器件中实现，输出的倍频时钟和输入时钟相位恒定，倍频带宽大，可以从1KHz以下到50MHz以上。本专利技术可以在低成本、高兼容性的条件下，获得稳定、相位恒定的倍频时钟，克服了现有技术无法同时兼顾这几个条件的缺点。附图说明图1是本专利技术的总体原理2是本专利技术的倍频电路基础模块原理3是本专利技术的延迟触发模块原理4是本专利技术的一个实施例的原理图具体实施方式以下结合附图对本专利技术的具体实施方式做进一步详细说明。如图1所示，本专利技术的时钟倍频电路，包括倍频电路基础模块和延时触发部分，倍频电路基础模块是倍频电路的第一级，延时触发部分与倍频电路基础模块顺次相连，可以由一个延时触发模块构成或者由多个延时触发模块串联构成。倍频电路基础模块提供倍频信号的输入、输出以及和后级延时触发模块的接口，延时触发部分使倍频后时钟的下降沿位置后移，达到同步及加宽时钟宽度的效果。整个装置的信号流向是这样的待倍频的时钟信号101进入倍频电路基础模块后，通过主倍频电路，输出倍频后初始下降沿105，进入延迟触发部分，经过延时电路后，输出位置后移的下降沿106，返回到倍频电路基础模块，与待倍频信号101混合，产生倍频展宽后的时钟102。如图2所示倍频电路基础模块由第一异或门201和第一T触发器202构成主倍频电路，第一异或门201的输出端连接到第一T触发器202的时钟输入端，其信号流向分为两路第一路待倍频时钟信号101通过第一异或门201输出后， 再通过第一T触发器202，输出倍频后初始下降沿105，待下一级延迟触发模块处理。第二路待倍频时钟信号101和延迟触发模块返回的后移下降沿信号106经第一异或门201混合后，不经过第一T触发器202，直接输出倍频展宽后的时钟102。如图3所示延迟触发模块由第二异或门301和两个T触发器302、303构成延时电路，第二异或门301的输出端连接到两个T触发器的时钟输入端，同时第二T触发器302的T输出端连接到异或门的输入1端。其信号流向为倍频电路基础模块输出的初始下降沿105，通过整个延时电路后，输出后移下降沿的时钟信号106。本专利技术中的延时触发模块可以多个串联后与倍频电路基础模块顺次相连，如图4所示的就是两个延时触发模块串联的实施例。图4是串联2级延迟触发模块的实施例框图，由顺次相连的第一级倍频电路基础模块103和2级延迟触发模块401、402构成。待倍频时钟信号101，经过整个装置后，输出倍频后的时钟102。由于串联了2级延时触发模块，可以得到更宽的倍频时钟。本专利技术中的T触发器也可以用D触发器来替代，其原理基本相同，在此不再赘述。应当理解的是，对本领域普通技术人员来说，可以根据本专利技术的技术构思进行等同改变或替换，而所有这种无需额外创造性劳动的改变或替换方案都应属于本专利技术所附权利要求的保护范围。权利要求1.一种时钟倍频电路，其特征在于包括倍频电路基础模块和延时触发部分，倍频电路基础模块是倍频电路的第一级，延时触发部分包括延时触发模块，与倍频电路基础模块顺次相连，倍频电路基础模块提供倍频信号的输入、输出以及和后级延时触发模块的接口，延时触发模块使倍频后时钟的下降沿位置后移，实现同步及加宽时钟宽度。2.如权利要求1所述的时钟倍频电路，其特征在于所述的延时触发部分由一个延时触发模块构成或者由多个延时触发模块串联构成。3.如权利要求2所述的时钟倍频电路，其特征在于所述的倍频电路基础模块内部包含主倍频电路，由第一异或门和第一T触发器构成主倍频电路，第一异或门的输出端连接到第一T触发器的时钟输入端，其信号流向分为两路第一路待倍频时钟通过第一异或门输出后，再通过本文档来自技高网...
【技术保护点】
一种时钟倍频电路，其特征在于包括倍频电路基础模块和延时触发部分，倍频电路基础模块是倍频电路的第一级，延时触发部分包括延时触发模块，与倍频电路基础模块顺次相连，倍频电路基础模块提供倍频信号的输入、输出以及和后级延时触发模块的接口，延时触发模块使倍频后时钟的下降沿位置后移，实现同步及加宽时钟宽度。
【技术特征摘要】
【专利技术属性】
技术研发人员：张磊，黄友珍，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]
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