【技术实现步骤摘要】
扩展存储器组件
[0001]本公开大体上涉及半导体存储器及方法,且更特定来说,涉及用于扩展存储器组件的设备、系统及方法。
技术介绍
[0002]存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器,包含易失性存储器及非易失性存储器。易失性存储器可能需要电力来维持其数据(例如,主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在不供电时保持所存储的数据提供持久性数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器,例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM),例如自旋力矩转移随机存取存储器(STT RAM)等。
[0003]存储器装置可经耦合到主机(例如主机计算装置)以存储数据、命令及/或指令以在计算机或电子系统正操作时供主机使用。举例来说,数据、命令及/或指令可在计算或其它电子系统的操作期间在主机与存储器装置之间传送。
技术实现思路
[0004]描述一种扩展存储器组件的设备。在一些实例中,所述设备可包括:多个计算装置,其各自包括:处理单元,其经配置以对数据块执行操作;及存储器阵列,其经配置为每一相应处理单元的高速缓存;多个微代码组件,其耦合到所述多个计算装置中的每一者且各自包括微代码指令集;及通信子系统,其耦合到主机及所述多个计 ...
【技术保护点】
【技术特征摘要】
1.一种扩展存储器组件的设备,其包括:多个计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410),其各自包括:处理单元,其经配置以对数据块执行操作;及存储器阵列,其经配置为每一相应处理单元的高速缓存;多个微代码组件(117
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1、117
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2、217
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1、217
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2、217
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3、217
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4、217
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5、317),其耦合到所述多个计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)中的每一者且各自包括微代码指令集;及通信子系统(108),其耦合到主机(102、202、302)及所述多个计算装置(110
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1、110
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2、210
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1、210
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3、210
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4、210
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5、310、410)中的每一者;其中所述多个计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)中的每一者经配置以:从所述主机(102、202、302)接收执行操作的请求;检索所述微代码指令集中的至少一者;传送命令及所述微代码指令集中的所述至少一者来执行所述操作的至少一部分;及接收执行所述操作的结果。2.根据权利要求1所述的设备,其中所述多个微代码组件(117
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1、117
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2、217
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1、217
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2、217
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3、217
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4、217
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5、317)中的至少一者是静态随机存取装置SRAM。3.根据权利要求1所述的设备,其中所述计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)中的每一者经配置以从所述微代码组件(117
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1、117
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2、217
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1、217
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2、217
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3、217
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4、217
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5、317)而非从接收所述请求及传送所述命令的相应计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)内的高速缓存检索执行所述操作的指令。4.根据权利要求1所述的设备,其中经配置以接收所述请求的所述计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)中的每一者包括经配置以接收对应微代码组件(117
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1、117
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2、217
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1、217
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2、217
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3、217
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4、217
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5、317)内的用以存取对应微代码指令的位置的指示的所述计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)中的每一者。5.根据权利要求1到4中任一权利要求所述的设备,其中所述通信子系统(108)是外围组件互连高速PCIe接口。6.根据权利要求1到4中任一权利要求所述的设备,其中对所述数据块执行的所述操作包括其中所述数据中的至少一些被排序、重新排序、移除或丢弃的操作、逗号分割值解析操作或这两者。7.根据权利要求1到4中任一权利要求所述的设备,其中所述多个计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)中的每一者经配置为顺应精简指令集计算机RISC的。8.一种扩展存储器组件的设备,其包括:多个计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410),其各自包括:
处理单元,其经配置以对数据块执行操作;及存储器阵列,其经配置为每一相应处理单元的高速缓存;多个微代码组件(117
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1、117
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2、217
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1、217
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2、217
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3、217
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4、217
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5、317),其耦合到所述多个计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)中的每一者且各自包括微代码指令集;且包括耦合到所述多个计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)中的每一者的多个通信子系统,其中所述多个通信子系统中的每一者经耦合到至少一个硬件加速器(114、214、314);其中所述多个计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410)中的每一者经配置以:从所述主机(102、202、302)接收执行操作的请求;从所述微代码组件(117
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1、117
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2、217
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1、217
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2、217
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3、217
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4、217
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5、317)检索所述微代码指令集中的至少一者;经由所述多个通信子系统中的至少一者传送命令及所述微代码指令集中的所述至少一者以使用所述至少一个硬件加速器(114、214、314)执行所述操作的至少一部分;及从所述至少一个硬件加速器(114、214、314)接收执行所述操作的结果。9.根据权利要求8所述的设备,其中所述加速器(114、214、314)是芯片上加速器且经耦合到静态随机存取装置SRAM。10.根据权利要求8所述的设备,其中所述加速器(114、214、314)是芯片上加速器且经耦合到算术逻辑单元ALU,所述ALU经配置以执行算术运算或逻辑运算或这两者。11.根据权利要求8所述的设备,其中所述至少一个硬件加速器(114、214、314)经配置以通过存取耦合到所述多个第二通信子系统的非易失性存储器装置(116
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1、116
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N、216
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1、216
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N、316
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1、316
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N)来执行所述操作。12.根据权利要求8所述的设备,其中所述至少一个硬件加速器(114、214、314)经配置以发送使额外硬件加速器执行所述操作的一部分的请求。13.根据权利要求8到12中任一权利要求所述的设备,其中所述多个计算装置(110
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1、110
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2、210
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1、210
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2、210
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3、210
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4、210
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5、310、410...
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